频率综合器.pdf

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1、(19)中华人民共和国国家知识产权局 (12)实用新型专利 (10)授权公告号 (45)授权公告日 (21)申请号 202020358171.2 (22)申请日 2020.03.20 (73)专利权人 无锡格跃科技有限公司 地址 214000 江苏省无锡市滨湖区五三零 大厦2号十六层1601室 (72)发明人 祁佳亮叶述平 (74)专利代理机构 苏州国诚专利代理有限公司 32293 代理人 陈松 (51)Int.Cl. H03L 7/18(2006.01) (54)实用新型名称 一种频率综合器 (57)摘要 本实用新型提供了一种频率综合器， 其组成 简单， 成本也较低， 包括相连接驱动模块、 。

2、DDS模 块、 PLL模块、 放大滤波模块， 所述驱动模块提供 外部参考输入信号给所述DDS模块并控制所述 DDS模块输出扫频信号， 所述DDS模块输出的扫频 信号输入给所述PLL模块作为所述DDS模块的外 部参考输入信号， 所述PLL模块根据输入的外部 参考输入信号输出扫频信号， 所述PLL模块输出 的扫频信号输入所述放大滤波模块， 经过所述放 大滤波模块放大过滤， 输出X波段的扫频信号。 权利要求书2页 说明书6页 附图7页 CN 211606516 U 2020.09.29 CN 211606516 U 1.一种频率综合器， 其特征在于， 包括相连接的驱动模块、 DDS模块、 PLL模块。

3、、 放大滤波 模块， 所述驱动模块提供外部参考输入信号， 控制所述DDS模块输出扫频信号， 所述DDS模块 输出的扫频信号输入给所述PLL模块作为所述DDS模块的外部参考输入信号， 所述PLL模块 根据输入的外部参考输入信号输出扫频信号， 所述PLL模块输出的扫频信号输入所述放大 滤波模块， 经过所述放大滤波模块放大过滤， 输出X波段的扫频信号。 2.根据权利要求1所述的一种频率综合器， 其特征在于： 所述PLL模块根据输入的外部 参考输入信号输出扫频信号， 输出中心频率为2.337GHz、 扫频周期为20MHz的扫频信号。 3.根据权利要求1所述的一种频率综合器， 其特征在于： 所述放大滤波。

4、模块输出中心频 率为9.35GHz、 扫频周期为80MHz的X波段的扫频信号。 4.根据权利要求1所述的一种频率综合器， 其特征在于： 所述放大滤波模块放大输入的 扫频信号中的四次谐波信号， 并过滤输入的扫频信号中的其他信号。 5.根据权利要求1所述的一种频率综合器， 其特征在于： 所述驱动模块包括25MHz的晶 振Y1， 所述晶振Y1的2端口接地， 所述晶振Y1的4端口连接3.3V电压FPGA-3V3并在连接电容 C1后接地； 所述晶振Y1的3端口在连接电容C2后连接到控制器U1的12端口， 控制器U1采用 ALTERA的EPM570T100芯片， 控制器U1的9、 31、 45、 59、 。

5、80、 94、 13、 39、 88、 63端口分别连接到 3.3V电压FPGA-3V3， 控制器U1的10、 32、 46、 60、 79、 93、 11、 37、 65、 90端口接地； 控制器U1的67端口连接到DDS模块的频率合成器U2的71端口， 频率合成器U2的型号为 AD9910， 控制器U1的68端口连接到频率合成器U2的70端口， 控制器U1的69端口连接到频率 合成器U2的69端口， 控制器U1的70端口连接到频率合成器U2的67端口， 控制器U1的71端口 连接到频率合成器U2的63端口， 控制器U1的72端口连接到频率合成器U2的62端口， 控制器 U1的73端口连接到。

6、频率合成器U2的61端口， 控制器U1的64端口连接到频率合成器U2的60端 口， 控制器U1的75端口连接到频率合成器U2的59端口， 控制器U1的76端口连接到频率合成 器U2的19端口。 6.根据权利要求5所述的一种频率综合器， 其特征在于： 所述DDS模块包括25MHz的晶振 Y2， 所述晶振Y2的2端口接地， 所述晶振Y2的4端口连接3.3V电压FPGA-3V3并在连接电容C16 后接地； 所述晶振Y1的3端口在连接电容C17连接电感L7、 电感L8后连接到DDS模块的频率合 成器U2的90端口， 电感L7的两端并联接有电容C94， 电感L8的两端并联接有电容C95， 并联的 电感L。

7、7、 电容C94的一端分别在连接电容C91后接地， 并联的电感L7、 电容C94和并联的电感 L8、 电容C95之间分别在连接电容C92后接地， 并联的电感L8、 电容C95的一端分别在连接电 容C93后接地； 所述频率合成器U2的49端口连接电阻R7后连接到3.3V电源AD-DVDD-3V3， 频率合成器 U2的50端口接地， 所述频率合成器U2的17、 23、 57、 64端口连接到1.8V电压AD-DVDD-1V8， 所 述频率合成器U2的3、 6端口连接到1.8V电压AD-AVDD-1V8， 所述频率合成器U2的30、 47、 89、 92端口连接到1.8V电压AD-DVDD-1V8，。

8、 频率合成器U2的89、 92、 75、 76、 77、 83、 11、 15、 21、 28、 45、 56、 66端口连接到3.3V电源AD-DVDD-3V3， 频率合成器U2的2端口连接电阻R8、 电容C15后 连接到1.8V电压AD-DVDD-1V8， 电阻R8、 电容C15的两端还并联有电容C14； 所述频率合成器U2的51、 46、 29、 65、 58、 22、 16、 13、 73、 5、 96、 4、 88、 85、 82、 79、 78端口接 地， 所述频率合成器U2的84端口连接电阻R5后接地， 所述频率合成器U2的95、 101、 54、 53、 52 权利要求书 1/。

9、2 页 2 CN 211606516 U 2 端口接地， 所述频率合成器U2的84端口连接电容C13后接地， 频率合成器U2的81端口在连接 电感L1、 电感L2、 电感L3后到输出端IF， 电感L1的两端并联有电容C38， 电感L2的两端并联有 电容C39， 电感L3的两端并联有电容C40， 并联的电感L1、 电容C38的一端分别在连接电容C41 后接地， 并联的电感L1、 电容C38和并联的电感L2、 电容C39之间分别在连接电容C42后接地， 并联的电感L2、 电容C38和并联的电感L4、 电容C40之间分别在连接电容C43后接地， 并联的 电感L3、 电容C40的一端分别在连接电容C4。

10、4后接地。 7.根据权利要求6所述的一种频率综合器， 其特征在于： 所述频率合成器U2的输出端IF 还连接到PLL模块的锁相芯片U8的29端口， 锁相芯片U8的型号为ADF4351， 锁相芯片U8的1端 口连接电阻R17后连接到驱动模块的控制U1的100端口， 锁相芯片U8的2端口连接电阻R18后 连接到驱动模块的控制U1的99端口， 锁相芯片U8的3端口连接电阻R19后连接到驱动模块的 控制U1的98端口， 锁相芯片U8的4端口连接电阻R20后连接到驱动模块的控制U1的97端口， 锁相芯片U8的7端口连接电阻R23后连接到锁相芯片U8的20端口， 锁相芯片U8的7端口连接 电容C79后接地，。

11、 锁相芯片U8的7端口连接电容C78、 电阻R24后接地， 锁相芯片U8的7端口连 接电阻R23后连接电容C77再接地， 锁相芯片U8的5端口连接到电容C78、 电阻R24之间， 所述 锁相芯片U8的6、 10端口连接3.3V电压ADF-DVDD-3V3， 所述锁相芯片U8的8、 9、 11端口接地， 所述锁相芯片U8的12端口连接电容C81后连接到放大滤波模块的输入端IN， 所述锁相芯片 U8的12端口还在连接电感L4后连接3.3V电压ADF-DVDD-3V3， 所述锁相芯片U8的12端口还在 连接电容C83后接地且在连接电容C82后接地， 所述锁相芯片U8的16、 17端口分别连接3.3V。

12、 电压ADF-DVDD-3V3， 所述锁相芯片U8的16、 17端口还分别连接电容C80接地， 所述锁相芯片 U8的18端口接地， 所述锁相芯片U8的19端口连接并联连接电容C75、 C76后接地， 所述锁相芯 片U8的21端口接地， 所述锁相芯片U8的22端口连接电阻R20后接地， 所述锁相芯片U8的23端 口连接并联的电容C73和电容C74后接地， 所述锁相芯片U8的24端口连接并联的电容C71和 电容C72后接地， 所述锁相芯片U8的25端口连接发光二极管D6后接地， 所述锁相芯片U8的 26、 28、 32端口连接3.3V电压ADF-DVDD-3V3， 所述锁相芯片U8的27、 31、。

13、 33端口接地。 8.根据权利要求7所述的一种频率综合器， 其特征在于： 所述放大滤波模块包括与输入 端IN相连接的电容C106， 电容C106连接到放大器U9的1端口， 放大器U9的2、 4端口接地， 放大 器U9的3端口连接电容C107后连接到带通滤波器的1端口， 带通滤波器的中心频率为9.35G， 带宽为100MHz， 带通滤波器的2端口连接电容C110连接到放大器U10的1端口， 放大器U10的 2、 4端口接地， 放大器U10的3端口连接电容C111、 电阻R30、 电容C114后连接到放大器U11的1 端口， 5V电压VCC-5V连接电阻R25后连接到放大器U9的3端口和电容C10。

14、7之间， 5V电压VCC- 5V和电阻R25之间还在连接电容C109后接地以及在连接电容C108后接地， 5V电压VCC-5V连 接电阻R26后连接到放大器U10的3端口和电容C111之间， 5V电压VCC-5V和电阻R25之间还在 连接电容C113后接地以及在连接电容C112后接地， 5V电压VCC-5V连接电阻R27后连接到放 大器U11的3端口和电容C115之间， 5V电压VCC-5V和电阻R27之间还在连接电容C117后接地 以及在连接电容C116后接地， 放大器U11的2、 4端口接地， 放大器U11的3端口连接到所述放 大滤波模块的输出端OUT， 所述放大滤波模块的输出端OUT输出。

15、中心频率为9.35GHz， 扫频周 期为80MHz的X波段频综。 权利要求书 2/2 页 3 CN 211606516 U 3 一种频率综合器 技术领域 0001 本实用新型涉及频率综合器技术领域， 具体涉及一种频率综合器。 背景技术 0002 频率综合器是决定电子系统性能的关键设备， 随着通信、 数字电视、 卫星定位、 航 空航天、 雷达和电子对抗等技术的发展， 对频率合成器提出了越来越高的要求。 从20世纪 30年代首次提出频率合成的概念以来， 已取得了迅速的发展， 逐渐形成了直接频率合成技 术、 锁相频率合成技术、 直接数字式频率合成技术三种基本频率合成方法。 直接频率合成技 术原理简单。

16、， 易于实现， 频率转换时间短， 但是频率范围受限， 且输出频谱质量差。 锁相频率 合成技术(PLL)具有输出频带宽、 工作频率高、 频谱质量好的优点， 但是频率分辨率和频率 转换速度却很低。 直接式数字频率合成技术(DDS)的频率分辨率高、 频率转换时间快、 频率 稳定度高、 相位噪声低， 但目前尚不能做到宽带， 频谱纯度也不如PLL。 0003 近来,人们发展出多种方式组合的混合频率合成技术,综合利用3种基本合成方法 的优点,进一步提高了器件性能。 DDS与PLL的组合应用最为广泛,很好地解决了频率分辨率 和转换速度的矛盾。 X波段是指频率在8-12GHz的无线电波波段， 现有的X波段扫频。

17、频综， 普 遍使用能直接生成X波段信号的集成芯片， 用于导航雷达时成本较高； 或者采用较为复杂的 系统搭建组成， 成本也相对较高。 0004 公开号为CN210109311U的中国实用新型专利提供了用于导航雷达的X波段扫频频 综， 然而其电路系统组成任然较为复杂， 成本较高。 实用新型内容 0005 针对上述问题， 本实用新型提供了一种频率综合器， 其组成简单， 成本也较低。 0006 其技术方案是这样的： 一种频率综合器， 其特征在于， 包括相连接的驱动模块、 DDS 模块、 PLL模块、 放大滤波模块， 0007 所述驱动模块提供外部参考输入信号， 控制所述DDS模块输出扫频信号， 所述D。

18、DS 模块输出的扫频信号输入给所述PLL模块作为所述DDS模块的外部参考输入信号， 所述PLL 模块根据输入的外部参考输入信号输出扫频信号， 所述PLL模块输出的扫频信号输入所述 放大滤波模块， 经过所述放大滤波模块放大过滤， 输出X波段的扫频信号。 0008 进一步的， 所述PLL模块根据输入的外部参考输入信号输出扫频信号， 输出中心频 率为2.337GHz、 扫频周期为20MHz的扫频信号。 0009 进一步的， 所述放大滤波模块输出中心频率为9.35GHz、 扫频周期为80MHz的X波段 的扫频信号 0010 进一步的， 所述放大滤波模块放大输入的扫频信号中的四次谐波信号， 并过滤输 入。

19、的扫频信号中的其他信号。 0011 进一步的， 所述驱动模块包括25MHz的晶振Y1， 所述晶振Y1的2端口接地， 所述晶振 Y1的4端口连接3.3V电压FPGA-3V3并在连接电容C1后接地； 所述晶振Y1的3端口在连接电容 说明书 1/6 页 4 CN 211606516 U 4 C2后连接到控制器U1的12端口， 控制器U1采用ALTERA的EPM570T100芯片， 控制器U1的9、 31、 45、 59、 80、 94、 13、 39、 88、 63端口分别连接到3.3V电压FPGA- 3V3， 控制器U1的10、 32、 46、 60、 79、 93、 11、 37、 65、 90。

20、端口接地； 0012 控制器U1的67端口连接到DDS模块的频率合成器U2的71端口， 频率合成器U2的型 号为AD9910， 控制器U1的68端口连接到频率合成器U2的70端口， 控制器U1的69端口连接到 频率合成器U2的69端口， 控制器U1的70端口连接到频率合成器U2的67端口， 控制器U1的71 端口连接到频率合成器U2的63端口， 控制器U1的72端口连接到频率合成器U2的62端口， 控 制器U1的73端口连接到频率合成器U2的61端口， 控制器U1 的64端口连接到频率合成器U2 的60端口， 控制器U1的75端口连接到频率合成器U2的 59端口， 控制器U1的76端口连接到频。

21、 率合成器U2的19端口。 0013 进一步的， 所述DDS模块包括25MHz的晶振Y2， 所述晶振Y2的2端口接地， 所述晶振 Y2的4端口连接3.3V电压FPGA-3V3并在连接电容C16后接地； 所述晶振Y1的3端口在连接电 容C17连接电感L7、 电感L8后连接到DDS模块的频率合成器U2的90端口， 这里是将DDS模块的 时钟信号输入到频率合成器U2的90端口， 电感L7的两端并联接有电容 C94， 电感L8的两端 并联接有电容C95， 并联的电感L7、 电容C94的一端分别在连接电容 C91后接地， 并联的电感 L7、 电容C94和并联的电感L8、 电容C95之间分别在连接电容 C。

22、92后接地， 并联的电感L8、 电 容C95的一端分别在连接电容C93后接地； 0014 所述频率合成器U2的49端口连接电阻R7后连接到3.3V电源AD-DVDD-3V3， 频率合 成器U2的50端口接地， 所述频率合成器U2的17、 23、 57、 64端口连接到1.8V电压AD- DVDD- 1V8， 所述频率合成器U2的3、 6端口连接到1.8V电压AD-AVDD-1V8， 所述频率合成器U2的30、 47、 89、 92端口连接到1.8V电压AD-DVDD-1V8， 频率合成器U2的89、 92、 75、 76、 77、 83、 11、 15、 21、 28、 45、 56、 66端。

23、口连接到3.3V电源AD-DVDD-3V3， 频率合成器U2的2端口连接电阻R8、 电 容C15后连接到1.8V电压AD-DVDD-1V8， 电阻R8、 电容C15的两端还并联有电容C14； 0015 所述频率合成器U2的51、 46、 29、 65、 58、 22、 16、 13、 73、 5、 96、 4、 88、 85、 82、 79、 78端 口接地， 所述频率合成器U2的84端口连接电阻R5后接地， 所述频率合成器U2的95、 101、 54、 53、 52端口接地， 所述频率合成器U2的84端口连接电容C13后接地， 频率合成器U2的81端口 在连接电感L1、 电感L2、 电感L3。

24、后连接输出端IF， 电感L1 的两端并联有电容C38， 电感L2的 两端并联有电容C39， 电感L3的两端并联有电容C40， 并联的电感L1、 电容C38的一端分别在 连接电容C41后接地， 并联的电感L1、 电容C38和并联的电感L2、 电容C39之间分别在连接电 容C42后接地， 并联的电感L2、 电容C38和并联的电感L4、 电容C40之间分别在连接电容C43后 接地， 并联的电感L3、 电容C40的一端分别在连接电容C44后接地。 0016 进一步的， 所述频率合成器U2的输出端IF还连接到PLL模块的锁相芯片U8的29端 口， 锁相芯片U8的型号为ADF4351， 锁相芯片U8的1端。

25、口连接电阻R17后连接到驱动模块的控 制U1的100端口， 锁相芯片U8的2端口连接电阻R18后连接到驱动模块的控制U1 的99端口， 锁相芯片U8的3端口连接电阻R19后连接到驱动模块的控制U1的98端口， 锁相芯片U8的4端 口连接电阻R20后连接到驱动模块的控制U1的97端口， 锁相芯片U8 的7端口连接电阻R23后 连接到锁相芯片U8的20端口， 锁相芯片U8的7端口连接电容 C79后接地， 锁相芯片U8的7端 口连接电容C78、 电阻R24后接地， 锁相芯片U8的7端口连接电阻R23后连接电容C77再接地， 锁相芯片U8的5端口连接到电容C78、 电阻R24 之间， 所述锁相芯片U8。

26、的6、 10端口连接3.3V 说明书 2/6 页 5 CN 211606516 U 5 电压ADF-DVDD-3V3， 所述锁相芯片U8的 8、 9、 11端口接地， 所述锁相芯片U8的12端口连接电 容C81后连接到放大滤波模块的输入端IN， 所述锁相芯片U8的12端口还在连接电感L4后连 接3.3V电压ADF-DVDD-3V3， 所述锁相芯片U8的12端口还在连接电容C83后接地且在连接电 容C82后接地， 所述锁相芯片U8的16、 17端口分别连接3.3V电压ADF-DVDD-3V3， 所述锁相芯 片U8的16、 17端口还分别连接电容C80接地， 所述锁相芯片U8的18端口接地， 所述。

27、锁相芯片 U8的19端口连接并联连接电容C75、 C76后接地， 所述锁相芯片U8的21端口接地， 所述锁相芯 片 U8的22端口连接电阻R20后接地， 所述锁相芯片U8的23端口连接并联的电容C73和电容 C74后接地， 所述锁相芯片U8的24端口连接并联的电容C71和电容C72后接地， 所述锁相芯片 U8的25端口连接发光二极管D6后接地， 所述锁相芯片U8的26、 28、 32端口连接3.3V电压ADF- DVDD-3V3， 所述锁相芯片U8的27、 31、 33端口接地。 0017 进一步的， 所述放大滤波模块包括与输入端IN相连接的电容C106， 电容C106连接 到放大器U9的1端。

28、口， 放大器U9的2、 4端口接地， 放大器U9的3端口连接电容C107 后连接到 带通滤波器的1端口， 带通滤波器的中心频率为9.35G， 带宽为100MHz， 带通滤波器的2端口 连接电容C110连接到放大器U10的1端口， 放大器U10的2、 4端口接地， 放大器U10的3端口连 接电容C111、 电阻R30、 电容C114后连接到放大器U11的1 端口， 5V电压VCC-5V连接电阻R25 后连接到放大器U9的3端口和电容C107之间， 5V 电压VCC-5V和电阻R25之间还在连接电容 C109后接地以及在连接电容C108后接地， 5V 电压VCC-5V连接电阻R26后连接到放大器U。

29、10 的3端口和电容C111之间， 5V电压VCC- 5V和电阻R25之间还在连接电容C113后接地以及在 连接电容C112后接地， 5V电压VCC- 5V连接电阻R27后连接到放大器U11的3端口和电容C115 之间， 5V电压VCC-5V和电阻 R27之间还在连接电容C117后接地以及在连接电容C116后接 地， 放大器U11的2、 4端口接地， 放大器U11的3端口连接到所述放大滤波模块的输出端OUT， 所述放大滤波模块的输出端OUT输出中心频率为9.35GHz， 扫频周期为80MHz的X波段频综。 0018 本实用新型的频率综合器， 其通过驱动模块提供外部参考输入信号给DDS模块并 控。

30、制 DDS模块输出扫频信号， DDS模块输出的扫频信号输入给PLL模块作为DDS模块的外部 参考输入信号， PLL模块根据输入的外部参考输入信号输出中心频率为2.337GHz、 扫频周期 为20MHz的扫频信号， PLL模块输出的扫频信号输入放大滤波模块， 经过放大滤波模块放大 过滤， 放大滤波模块放大输入的扫频信号中的四次谐波信号， 并过滤输入的扫频信号中的 其他信号， 输出中心频率为9.35GHz、 扫频周期为80MHz的X波段扫频信号， 其具有组成简单， 成本低的优点， 其通过采用单片的PLL芯片替代鉴相器、 压控振荡器、 混频器组成的射频环 路， 其电路简单， 结构体积减小， 成本降低。

31、， 且方便调试。 附图说明 0019 图1为本实用新型的频率综合器的组成框图； 0020 图2为驱动模块的第一部分的电路图； 0021 图3为驱动模块的第二部分的电路图； 0022 图4为DDS模块的第一部分的电路图； 0023 图5为DDS模块的第二部分的电路图； 0024 图6为DDS模块的第三部分的电路图； 0025 图7为DDS模块的第四部分的电路图； 说明书 3/6 页 6 CN 211606516 U 6 0026 图8为PLL模块的电路图； 0027 图9为放大滤波模块的电路图。 具体实施方式 0028 见图1， 本实用新型的一种频率综合器， 包括相连接的驱动模块1、 DDS模块。

32、2、 PLL模 块3、 放大滤波模块4， 0029 驱动模块1提供外部参考输入信号， 控制DDS模块2输出扫频信号， DDS模块2输出的 扫频信号输入给PLL模块3作为DDS模块2的外部参考输入信号， PLL模块3根据输入的外部参 考输入信号， 输出中心频率为2.337GHz、 扫频周期为20MHz的扫频信号， PLL模块3输出的扫 频信号输入放大滤波模块4， 放大滤波模块4放大输入的扫频信号中的四次谐波信号， 并过 滤输入的扫频信号中的其他信号， 经过放大滤波模块4放大过滤， 输出中心频率为9.35GHz、 扫频周期为80MHz的X波段的扫频信号 0030 具体的， 驱动模块1包括25MHz。

33、的晶振Y1， 晶振Y1的2端口接地， 晶振Y1的4端口连接 3.3V电压FPGA-3V3并在连接电容C1后接地； 晶振Y1的3端口在连接电容C2后连接到控制器 U1的12端口， 控制器U1采用ALTERA的EPM570T100芯片， 控制器U1的9、 31、 45、 59、 80、 94、 13、 39、 88、 63端口分别连接到3.3V电压FPGA-3V3， 控制器U1的 10、 32、 46、 60、 79、 93、 11、 37、 65、 90端口接地； 0031 控制器U1的67端口连接到DDS模块2的频率合成器U2的71端口， 频率合成器U2 的 型号为AD9910， 控制器U1的。

34、68端口连接到频率合成器U2的70端口， 控制器U1的69 端口连接 到频率合成器U2的69端口， 控制器U1的70端口连接到频率合成器U2的67端口， 控制器U1的 71端口连接到频率合成器U2的63端口， 控制器U1的72端口连接到频率合成器U2的62端口， 控制器U1的73端口连接到频率合成器U2的61端口， 控制器U1 的64端口连接到频率合成器 U2的60端口， 控制器U1的75端口连接到频率合成器U2的 59端口， 控制器U1的76端口连接到 频率合成器U2的19端口。 0032 具体的， DDS模块2包括25MHz的晶振Y2， 晶振Y2的2端口接地， 晶振Y2的4端口连接 3.3。

35、V电压FPGA-3V3并在连接电容C16后接地； 晶振Y1的3端口在连接电容C17连接电感L7、 电 感L8后连接到DDS模块2的频率合成器U2的90端口， 电感L7的两端并联接有电容C94， 电感L8 的两端并联接有电容C95， 并联的电感L7、 电容C94的一端分别在连接电容C91后接地， 并联 的电感L7、 电容C94和并联的电感L8、 电容C95之间分别在连接电容C92后接地， 并联的电感 L8、 电容C95的一端分别在连接电容C93后接地； 0033 频率合成器U2的49端口连接电阻R7后连接到3.3V电源AD-DVDD-3V3， 频率合成器 U2的50端口接地， 频率合成器U2的1。

36、7、 23、 57、 64端口连接到1.8V电压AD-DVDD-1V8， 频率合 成器U2的3、 6端口连接到1.8V电压AD-AVDD-1V8， 频率合成器U2的30、 47、 89、 92端口连接到 1.8V电压AD-DVDD-1V8， 频率合成器U2的89、 92、 75、 76、 77、 83、 11、 15、 21、 28、 45、 56、 66端口 连接到3.3V电源AD-DVDD-3V3， 频率合成器U2的2端口连接电阻R8、 电容C15后连接到1.8V电 压AD-DVDD-1V8， 电阻R8、 电容C15的两端还并联有电容C14； 0034 频率合成器U2的51、 46、 29。

37、、 65、 58、 22、 16、 13、 73、 5、 96、 4、 88、 85、 82、 79、 78端口接 地， 频率合成器U2的84端口连接电阻R5后接地， 频率合成器U2的95、 101、 54、 53、 52端口接 地， 频率合成器U2的84端口连接电容C13后接地， 频率合成器 U2的81端口在连接电感L1、 电 说明书 4/6 页 7 CN 211606516 U 7 感L2、 电感L3后连接输出端IF， 电感L1的两端并联有电容C38， 电感L2的两端并联有电容 C39， 电感L3的两端并联有电容C40， 并联的电感 L1、 电容C38的一端分别在连接电容C41后 接地， 。

38、并联的电感L1、 电容C38和并联的电感 L2、 电容C39之间分别在连接电容C42后接地， 并联的电感L2、 电容C38和并联的电感 L4、 电容C40之间分别在连接电容C43后接地， 并联的 电感L3、 电容C40的一端分别在连接电容C44后接地， 这部分电路是对DDS模块的输出的滤波 电路， 滤掉高频分量。 0035 具体的， 频率合成器U2的输出端IF还连接到PLL模块3的锁相芯片U8的29端口， 锁 相芯片U8的型号为ADF4351， 锁相芯片U8的1端口连接电阻R17后连接到驱动模块1 的控制 U1的100端口， 锁相芯片U8的2端口连接电阻R18后连接到驱动模块1的控制U1 的9。

39、9端口， 锁 相芯片U8的3端口连接电阻R19后连接到驱动模块1的控制U1的98端口， 锁相芯片U8的4端口 连接电阻R20后连接到驱动模块1的控制U1的97端口， 锁相芯片U8的7端口连接电阻R23后连 接到锁相芯片U8的20端口， 锁相芯片U8的7端口连接电容C79后接地， 锁相芯片U8的7端口连 接电容C78、 电阻R24后接地， 锁相芯片U8 的7端口连接电阻R23后连接电容C77再接地， 锁相 芯片U8的5端口连接到电容C78、 电阻R24之间， 锁相芯片U8的6、 10端口连接3.3V电压ADF- DVDD-3V3， 锁相芯片U8的8、 9、 11端口接地， 锁相芯片U8的12端口。

40、连接电容C81后连接到放 大滤波模块4的输入端 IN， 锁相芯片U8的12端口还在连接电感L4后连接3.3V电压ADF- DVDD-3V3， 锁相芯片U8 的12端口还在连接电容C83后接地且在连接电容C82后接地， 锁相芯 片U8的16、 17端口分别连接3.3V电压ADF-DVDD-3V3， 锁相芯片U8的16、 17端口还分别连接电 容C80接地， 锁相芯片U8的18端口接地， 锁相芯片U8的19端口连接并联连接电容C75、 C76后 接地， 锁相芯片U8的21端口接地， 锁相芯片U8的22端口连接电阻R20后接地， 锁相芯片U8的 23端口连接并联的电容C73和电容C74后接地， 锁相。

41、芯片U8的24端口连接并联的电容C71和 电容C72后接地， 锁相芯片U8的25端口连接发光二极管D6后接地， 锁相芯片U8的26、 28、 32端 口连接3.3V电压ADF-DVDD-3V3， 锁相芯片U8的27、 31、 33端口接地。 0036 具体在本实施例中， 放大滤波模块4包括与输入端IN相连接的电容C106， 电容 C106连接到放大器U9的1端口， 放大器U9的2、 4端口接地， 放大器U9的3端口连接电容C107后 连接到带通滤波器的1端口， 带通滤波器的中心频率为9.35G， 带宽为 100MHz， 带通滤波器 的2端口连接电容C110连接到放大器U10的1端口， 放大器U。

42、10的 2、 4端口接地， 放大器U10的 3端口连接电容C111、 电阻R30、 电容C114后连接到放大器U11的1端口， 5V电压VCC-5V连接电 阻R25后连接到放大器U9的3端口和电容C107 之间， 5V电压VCC-5V和电阻R25之间还在连接 电容C109后接地以及在连接电容C108后接地， 5V电压VCC-5V连接电阻R26后连接到放大器 U10的3端口和电容C111之间， 5V 电压VCC-5V和电阻R25之间还在连接电容C113后接地以及 在连接电容C112后接地， 5V 电压VCC-5V连接电阻R27后连接到放大器U11的3端口和电容 C115之间， 5V电压VCC- 。

43、5V和电阻R27之间还在连接电容C117后接地以及在连接电容C116后 接地， 放大器U11 的2、 4端口接地， 放大器U11的3端口连接到放大滤波模块4的输出端OUT， 放大滤波模块4的输出端OUT输出中心频率为9.35GHz， 扫频周期为80MHz的X波段频综， 其通 过采用单片的PLL芯片替代鉴相器、 压控振荡器、 混频器组成的射频环路， 其电路简单， 结构 体积减小， 成本降低， 且方便调试。 0037 本实用新型的频率综合器， 其通过驱动模块1提供外部参考输入信号给DDS模块2 并控制DDS模块2输出扫频信号， DDS模块2输出的扫频信号输入给PLL模块3作为DDS模块2的 说明书。

44、 5/6 页 8 CN 211606516 U 8 外部参考输入信号， PLL模块3根据输入的外部参考输入信号输出中心频率为 2.337GHz、 扫 频周期为20MHz的扫频信号， PLL模块3输出的扫频信号输入放大滤波模块 4， 经过放大滤波 模块4放大过滤， 放大滤波模块4放大输入的扫频信号中的四次谐波信号， 并过滤输入的扫 频信号中的其他信号， 输出中心频率为9.35GHz、 扫频周期为80MHz的 X波段扫频信号， 其具 有组成简单， 成本低的优点。 说明书 6/6 页 9 CN 211606516 U 9 图1 说明书附图 1/7 页 10 CN 211606516 U 10 图2 说明书附图 2/7 页 11 CN 211606516 U 11 图3 说明书附图 3/7 页 12 CN 211606516 U 12 图4 图5 说明书附图 4/7 页 13 CN 211606516 U 13 图6 图7 说明书附图 5/7 页 14 CN 211606516 U 14 图8 说明书附图 6/7 页 15 CN 211606516 U 15 图9 说明书附图 7/7 页 16 CN 211606516 U 16 。