像素驱动电路、显示装置及像素驱动方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010089697.X (22)申请日 2020.02.12 (71)申请人 京东方科技集团股份有限公司 地址 100015 北京市朝阳区酒仙桥路10号 (72)发明人 王继国樊君 (74)专利代理机构 北京市立方律师事务所 11330 代理人 张筱宁宋海斌 (51)Int.Cl. G09G 3/36(2006.01) (54)发明名称 像素驱动电路、 显示装置及像素驱动方法 (57)摘要 本申请提供一种像素驱动电路、 显示装置及 像素驱动方法， 涉及显示装置技术领域。 该。

2、电路 包括第一开关子电路、 第二开关子电路、 第一反 相器、 第二反相器和存储子电路； 第一开关子电 路的控制端、 第一端， 分别被构造成与栅极信号 线、 数据信号线电连接； 存储子电路的第一控制 端直接与第一开关子电路的第二端电连接， 存储 子电路的第二控制端与第二节点电连接， 第二开 关子电路与第二反相器串联。 本申请实施例能够 解决现有技术存在需要进行时序优化而带来的 操作复杂的技术问题， 减少了数据信号对像素充 电的延迟， 从而提升产品的像素充电速度。 同时， 本申请实施例在显示装置的版图设计上可以节 省走线空间， 有助于减少像素间距， 提高产品 PPI。 权利要求书2页 说明书7页 。

3、附图2页 CN 111210787 A 2020.05.29 CN 111210787 A 1.一种像素驱动电路， 其特征在于， 包括： 第一开关子电路、 第二开关子电路、 第一反相 器、 第二反相器和存储子电路； 所述第一开关子电路的控制端、 第一端， 分别被构造成与栅极信号线、 数据信号线电连 接； 所述第一开关子电路的第二端与第一节点电连接； 所述第一反相器的输入端、 输出端， 分别与所述第一节点、 第二节点电连接； 所述第二 反相器的输入端、 输出端， 分别与所述第二节点、 所述第一节点电连接； 所述存储子电路的第一控制端直接与所述第一开关子电路的第二端电连接， 被构造成 接收所述数据。

4、信号线的第一数据信号时， 使得第一电平信号输出到所述存储子电路中的储 能器件； 所述存储子电路的第二控制端与所述第二节点电连接， 被构造成接收所述数据信号线 的第二数据信号时， 使得第二电平信号输出到所述存储子电路中的储能器件； 所述第二开关子电路的控制端， 被构造成与所述栅极信号线电连接； 所述第二开关子 电路与所述第二反相器串联； 所述第二开关子电路， 被构造成接收栅极信号线的栅极信号时截止， 从而断开所述第 一反相器和所述第二反相器组成的锁相环。 2.根据权利要求1所述的像素驱动电路， 其特征在于， 所述第一开关子电路包括第一开 关器件； 所述第一开关器件的第一端、 第二端、 控制端， 。

5、分别作为所述第一开关子电路的第一 端、 第二端和控制端。 3.根据权利要求1所述的像素驱动电路， 其特征在于， 所述存储子电路的第三端、 第四 端、 第五端， 分别被构造成接收第一电平信号、 第二电平信号、 公共电极电平； 所述存储子电路， 被构造成在所述存储子电路的第一控制端接收所述第一数据信号 时， 所述公共电极电平和所述第一电平信号分别输出到所述储能器件的第一端和第二端， 在所述存储子电路的第二控制端接收所述第二数据信号时， 所述公共电极电平和所述第二 电平信号分别输出到所述储能器件的第一端和第二端。 4.根据权利要求3所述的像素驱动电路， 其特征在于， 所述存储子电路包括第二开关器 件。

6、、 第三开关器件和储能器件； 所述第二开关器件的控制端、 第一端， 分别作为所述存储子电路的第一控制端、 第三 端； 所述第二开关器件的第二端与所述第三开关器件的第二端电连接； 所述第三开关器件的控制端、 第一端， 作为所述存储子电路的第二控制端、 第四端； 所述储能器件的第一端作为所述存储子电路的第五端； 所述储能器件的第二端， 与所述第二开关器件的第二端和所述第三开关器件的第二端 的连接节点电连接。 5.根据权利要求1所述的像素驱动电路， 其特征在于， 所述第二开关子电路包括第四开 关器件； 所述第四开关器件的控制端作为所述第二开关子电路的控制端； 所述第四开关器件的第一端、 第二端， 分。

7、别与所述第一节点、 所述第二反相器的输出端 电连接。 权利要求书 1/2 页 2 CN 111210787 A 2 6.根据权利要求1所述的像素驱动电路， 其特征在于， 所述第二开关子电路包括第五开 关器件； 所述第五开关器件的控制端作为所述第二开关子电路的控制端； 所述第五开关器件的第一端、 第二端， 分别与所述第二反相器的输入端、 所述第二节点 电连接。 7.根据权利要求1所述的像素驱动电路， 其特征在于， 所述第二开关子电路包括第四开 关器件和第五开关器件； 所述第四开关器件的控制端和所述第五开关器件的控制端共同作为所述第二开关子 电路的控制端； 所述第四开关器件的第一端、 第二端， 分。

8、别与所述第一节点、 所述第二反相器的输出端 电连接； 所述第五开关器件的第一端、 第二端， 分别与所述第二反相器的输入端、 所述第二节点 电连接。 8.一种显示装置， 其特征在于， 包括如权利要求1-7中任一项所述的像素驱动电路。 9.一种像素驱动方法， 应用于如权利要求1至7中任一项所述的像素驱动电路， 其特征 在于， 包括如下步骤： 所述第一开关子电路接收所述栅极信号线的栅极信号时导通， 同时所述第二开关子电 路接收所述栅极信号线的栅极信号时截止， 所述第一反相器和所述第二反相器组成的锁相 环断开； 若所述存储子电路的第一控制端接收所述第一数据信号， 则第一电平信号输出到所述 存储子电路中。

9、的储能器件； 若所述存储子电路的第二控制端接收所述第二数据信号， 则第二电平信号输出到所述 存储子电路中的储能器件。 10.根据权利要求9所述的像素驱动方法， 其特征在于， 若所述存储子电路的第一控制 端接收所述第一数据信号， 则第一电平信号输出到所述存储子电路中的储能器件包括： 若所述存储子电路的第一控制端接收所述第一数据信号， 公共电极电平和所述第一电 平信号分别输出到所述储能器件的第一端和第二端； 若所述存储子电路的第二控制端接收所述第二数据信号， 则第二电平信号输出到所述 存储子电路中的储能器件， 包括： 若所述存储子电路的第二控制端接收所述第二数据信号， 公共电极电平和所述第二电 平。

10、信号分别输出到所述储能器件的第一端和第二端； 所述第一电平信号和所述第二电平信号为相反信号。 权利要求书 2/2 页 3 CN 111210787 A 3 像素驱动电路、 显示装置及像素驱动方法 技术领域 0001 本申请涉及显示装置技术领域， 具体而言， 本申请涉及一种像素驱动电路、 显示装 置及像素驱动方法。 背景技术 0002 随着移动液晶显示装置的越来越小型化， 小尺寸的液晶显示装置广泛应用在日常 生活中， 小尺寸的液晶显示装置就意味着低容量电池， 需每日一充电或者一日多次充电， 从 而使得小尺寸的液晶显示装置成为行动应用产品的一个瓶颈。 0003 为了降低功耗， MIP(Mobile。

11、 Instant Pages， 移动网页加速器)技术应运而生， MIP 技术是将存储器做在像素中， 通过降低刷新频率大大降低显示装置的功耗。 但是， 现有的像 素驱动电路采用第一反相器和第二反相器组成锁相环， 在第一开关子电路的驱动能力比第 一反相器和第二反相器小的情况下， 数据信号线的数据信号会无法写入锁相环中， 需要进 行数据信号的时序优化， 导致操作复杂。 发明内容 0004 本申请针对现有方式的缺点， 提出一种像素驱动电路、 显示装置及像素驱动方法， 能够解决现有技术存在的数据信号线的数据信号无法写入锁相环中， 需要进行时序优化而 带来的操作复杂的技术问题。 0005 第一个方面， 本。

12、申请实施例提供了一种像素驱动电路， 包括： 第一开关子电路、 第 二开关子电路、 第一反相器、 第二反相器和存储子电路； 0006 第一开关子电路的控制端、 第一端， 分别被构造成与栅极信号线、 数据信号线电连 接； 第一开关子电路的第二端与第一节点电连接； 0007 第一反相器的输入端、 输出端， 分别与第一节点、 第二节点电连接； 第二反相器的 输入端、 输出端， 分别与第二节点、 第一节点电连接； 0008 存储子电路的第一控制端直接与第一开关子电路的第二端电连接， 被构造成接收 数据信号线的第一数据信号时， 使得第一电平信号输出到存储子电路中的储能器件； 0009 存储子电路的第二控制。

13、端与第二节点电连接， 被构造成接收数据信号线的第二数 据信号时， 使得第二电平信号输出到存储子电路中的储能器件； 0010 第二开关子电路的控制端， 被构造成与栅极信号线电连接； 第二开关子电路与第 二反相器串联， 第二开关子电路的第一端、 第二端， 分别与第一节点、 第二节点电连接； 0011 第二开关子电路， 被构造成接收栅极信号线的栅极信号时截止， 从而断开第一反 相器和第二反相器组成的锁相环。 0012 在一些实施例中， 第一开关子电路包括第一开关器件； 0013 第一开关器件的第一端、 第二端、 控制端， 分别作为第一开关子电路的第一端、 第 二端和控制端。 0014 在一些实施例中。

14、， 存储子电路的第三端、 第四端、 第五端， 分别被构造成接收第一 说明书 1/7 页 4 CN 111210787 A 4 电平信号、 第二电平信号、 公共电极电平； 0015 存储子电路， 被构造成在存储子电路的第一控制端接收第一数据信号时， 公共电 极电平和第一电平信号分别输出到储能器件的第一端和第二端， 在存储子电路的第二控制 端接收第二数据信号时， 公共电极电平和第二电平信号分别输出到储能器件的第一端和第 二端。 0016 在一些实施例中， 存储子电路包括第二开关器件、 第三开关器件和储能器件； 0017 第二开关器件的控制端、 第一端， 分别作为存储子电路的第一控制端、 第三端； 。

15、0018 第二开关器件的第二端与第三开关器件的第二端电连接； 0019 第三开关器件的控制端、 第一端， 作为存储子电路的第二控制端、 第四端； 0020 储能器件的第一端作为存储子电路的第五端； 0021 储能器件的第二端， 与第二开关器件的第二端和第三开关器件的第二端的连接节 点电连接。 0022 在一些实施例中， 第二开关子电路包括第四开关器件； 0023 第四开关器件的控制端作为第二开关子电路的控制端； 0024 第四开关器件的第一端、 第二端， 分别与第一节点、 第二反相器的输出端电连接。 0025 在一些实施例中， 第二开关子电路包括第五开关器件； 0026 第五开关器件的控制端作。

16、为第二开关子电路的控制端； 0027 第五开关器件的第一端、 第二端， 分别与第二反相器的输入端、 第二节点电连接。 0028 在一些实施例中， 第二开关子电路包括第四开关器件和第五开关器件； 0029 第四开关器件的控制端和第五开关器件的控制端共同作为第二开关子电路的控 制端； 0030 第四开关器件的第一端、 第二端， 分别与第一节点、 第二反相器的输出端电连接； 0031 第五开关器件的第一端、 第二端， 分别与第二反相器的输入端、 第二节点电连接。 0032 第二方面， 本申请实施例还提供一种显示装置， 包括第一方面的像素驱动电路。 0033 第三方面， 本申请实施例还提供一种像素驱动。

17、方法， 应用于第一方面的像素驱动 电路， 包括如下步骤： 0034 第一开关子电路接收栅极信号线的栅极信号时导通， 同时第二开关子电路接收栅 极信号线的栅极信号时截止， 第一反相器和第二反相器组成的锁相环断开； 0035 若存储子电路的第一控制端接收第一数据信号， 则第一电平信号输出到存储子电 路中的储能器件； 0036 若存储子电路的第二控制端接收第二数据信号， 则第二电平信号输出到存储子电 路中的储能器件。 0037 在一些实施例中， 若存储子电路的第一控制端接收第一数据信号， 则第一电平信 号输出到存储子电路中的储能器件包括： 0038 若存储子电路的第一控制端接收第一数据信号， 公共电。

18、极电平和第一电平信号分 别输出到储能器件的第一端和第二端； 0039 若存储子电路的第二控制端接收第二数据信号， 则第二电平信号输出到存储子电 路中的储能器件， 包括： 0040 若存储子电路的第二控制端接收第二数据信号， 公共电极电平和第二电平信号分 说明书 2/7 页 5 CN 111210787 A 5 别输出到储能器件的第一端和第二端； 0041 第一电平信号和第二电平信号为相反信号。 0042 本申请实施例提供的技术方案带来的有益技术效果是： 0043 本申请实施例设置第二开关子电路， 在接收栅极信号线的栅极信号时截止， 从而 断开第一反相器和第二反相器组成的锁相环， 使得数据信号经。

19、第一开关子电路后， 直接输 出到存储子电路的第一控制端， 第一电平信号输出到存储子电路中的储能器件， 显示装置 的液晶不反转； 或者， 数据信号经第一开关子电路、 第一反相器后输出到存储子电路的第二 控制端， 第二电平信号输出到存储子电路中的储能器件， 液晶反转。 本申请实施例提供了一 种新的数据信号写入的路径， 避免了第一开关子电路的驱动能力比第一反相器和第二反相 器小的情况下， 数据信号线的数据信号会无法写入锁相环的问题， 从而不需要进行时序的 优化， 从而避免复杂操作。 0044 本申请实施例的存储子电路的第一控制端与第一开关子电路的第二端直接电连 接， 使得数据信号线的数据信号经第一开。

20、关子电路之后直接输出到存储子电路的第一控制 端， 不需要经过第二开关子电路， 减少了数据信号对像素充电的延迟， 从而提升产品的像素 充电速度。 而且， 在显示装置的版图设计上可以节省走线空间， 有助于减少像素间距， 提高 产品PPI(Pixels Per Inch， 像素密度)， 从而提高产品核心竞争力。 0045 本申请附加的方面和优点将在下面的描述中部分给出， 这些将从下面的描述中变 得明显， 或通过本申请的实践了解到。 附图说明 0046 本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得 明显和容易理解， 其中： 0047 图1为本申请一个实施例像素驱动电路结构示意。

21、图； 0048 图2为本申请另一个实施例像素驱动电路结构示意图； 0049 图3为本申请又一个实施例像素驱动电路结构示意图； 0050 图4为本申请实施例的像素驱动电路的电路结构设计版图。 0051 附图标记： 1-第一开关子电路、 2-第二开关子电路、 3-第一反相器、 4-第二反相器、 5-存储子电路、 A-第一节点、 B-第二节点； 0052 T1-第一开关器件、 T2-第二开关器件、 T3-第三开关器件、 C1-储能器件、 T4-第四开 关器件、 T5-第五开关器件、 Gate-栅极信号， Data-数据信号、 V-XFRP-第一电平信号、 V-FRP- 第二电平信号、 Vcom-公共。

22、电极电平。 具体实施方式 0053 下面详细描述本申请， 本申请的实施例的示例在附图中示出， 其中自始至终相同 或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。 此外， 如果已知技术 的详细描述对于示出的本申请的特征是不必要的， 则将其省略。 下面通过参考附图描述的 实施例是示例性的， 仅用于解释本申请， 而不能解释为对本申请的限制。 0054 本技术领域技术人员可以理解， 除非另外定义， 这里使用的所有术语(包括技术术 语和科学术语)， 具有与本申请所属领域中的普通技术人员的一般理解相同的意义。 还应该 说明书 3/7 页 6 CN 111210787 A 6 理解的是， 诸如通。

23、用字典中定义的那些术语， 应该被理解为具有与现有技术的上下文中的 意义一致的意义， 并且除非像这里一样被特定定义， 否则不会用理想化或过于正式的含义 来解释。 0055 本技术领域技术人员可以理解， 除非特意声明， 这里使用的单数形式 “一” 、“一 个” 、“所述” 和 “该” 也可包括复数形式。 应该进一步理解的是， 本申请的说明书中使用的措 辞 “包括” 是指存在所述特征、 整数、 步骤、 操作、 元件和/或组件， 但是并不排除存在或添加 一个或多个其他特征、 整数、 步骤、 操作、 元件、 组件和/或它们的组。 应该理解， 当我们称元 件被 “连接” 或 “耦接” 到另一元件时， 它可。

24、以直接连接或耦接到其他元件， 或者也可以存在 中间元件。 此外， 这里使用的 “连接” 或 “耦接” 可以包括无线连接或无线耦接。 这里使用的措 辞 “和/或” 包括一个或更多个相关联的列出项的全部或任一单元和全部组合。 0056 本申请的发明人经过研究发现， 现有的像素驱动电路的结构包括第一开关子电 路、 第一反相器、 第二反相器和存储子电路， 第一反相器和第二反相器组成锁相环， 在第一 开关子电路的驱动能力比第一反相器和第二反相器小的情况下， 数据信号线的数据信号 Data会无法写入锁相环中， 需要进行数据信号Data的时序优化， 从而导致操作复杂。 在栅极 信号Gate为高电平时， 第一。

25、开关子电路开启， 数据信号Data写入第一节点， 第一节点为高电 平， 第一节点的高电平经过第一反相器后， 输出至第二节点， 第二节点为低电平， 第二节点 的低电平经第二反相器的作用， 与第一反相器形成锁相环。 当栅极信号Gate为低电平时， 第 一节点和第二节点的电位由第一反相器和第二反相器锁存， 在没有接收到栅极信号Gate的 高电平信号时， 锁相环的电位不变。 数据信号Data写入时刻栅极信号Gate为高电平， 数据信 号Data通过第一开关子电路写入第一节点， 第一节点通过第一反相器传至第二节点， 第二 节点再通过第二反相器反馈给第一节点， 完成数据更新。 如果上一帧时刻的第一节点为低。

26、 电平， 本次写入第一节点的高电平需要先强制打断原有锁存信号， 然后取代第一节点的低 电平信号变为高电平信号， 但当第一开关子电路的传输能力较弱时候， 出现信号的竞争冒 险问题， 写入信号有可能不足以打断原有锁存信号， 导致第一节点的电位依然为低电平， 而 没有变更为高电平。 0057 本申请的发明人进一步研究发现， 第一开关子电路在逐渐增大驱动能力的时候， 输出第一节点的电压(即数据信号Data电压交替输出高电压以及低电压)， 在第一开关子电 路驱动不足或者数据信号Data驱动不足的时候， 容易产生竞争冒险， 导致锁相环输入异常。 0058 下面以具体地实施例对本申请的技术方案以及本申请的技。

27、术方案如何解决上述 技术问题进行详细说明。 0059 本申请实施例提供了一种像素驱动电路， 参见图1所示， 该像素驱动电路包括： 第 一开关子电路1、 第二开关子电路2、 第一反相器3、 第二反相器4和存储子电路5。 0060 第一开关子电路1的控制端、 第一端， 分别被构造成与栅极信号线、 数据信号线电 连接； 第一开关子电路1的第二端与第一节点A电连接。 0061 第一反相器3的输入端、 输出端， 分别与第一节点A、 第二节点B电连接； 第二反相器 4的输入端、 输出端， 分别与第二节点B、 第一节点A电连接。 0062 存储子电路5的第一控制端直接与第一开关子电路1的第二端电连接， 被构。

28、造成接 收数据信号线的第一数据信号时， 使得第一电平信号V-XFRP输出到存储子电路5中的储能 器件C1； 说明书 4/7 页 7 CN 111210787 A 7 0063 存储子电路5的第二控制端与第二节点B电连接， 被构造成接收数据信号线的第二 数据信号时， 使得第二电平信号V-FRP输出到存储子电路5中的储能器件C1； 0064 第二开关子电路2的控制端被构造成与栅极信号线电连接； 第二开关子电路2与第 二反相器4串联， 第二开关子电路2的第一端、 第二端， 分别与第一节点A、 第二节点B电连接。 0065 第二开关子电路2被构造成接收栅极信号线的栅极信号Gate时截止， 从而断开第 。

29、一反相器3和第二反相器4组成的锁相环。 0066 本申请实施例设置第二开关子电路2， 在接收栅极信号线的栅极信号Gate时截止， 从而断开第一反相器3和第二反相器4组成的锁相环， 使得数据信号Data经第一开关子电路 1后， 直接输出到存储子电路5的第一控制端， 第一电平信号V-XFRP输出到存储子电路5中的 储能器件C1， 显示装置的液晶不反转； 或者， 数据信号经第一开关子电路1、 第一反相器3后 输出到存储子电路5的第二控制端， 第二电平信号V-FRP输出到存储子电路5中的储能器件 C1， 液晶反转。 本申请实施例提供了一种新的数据信号Data写入的路径， 避免了第一开关子 电路1的驱动。

30、能力比第一反相器3和第二反相器4小的情况下， 数据信号线的数据信号Data 会无法写入锁相环的问题， 从而不需要进行时序的优化， 从而避免复杂操作。 0067 本申请实施例的存储子电路5的第一控制端与第一开关子电路1的第二端直接电 连接， 使得数据信号线的数据信号Data可以经第一开关子电路1之后直接输出到存储子电 路5的第一控制端， 不需要经过第二开关子电路2， 减少了数据信号Data对像素充电的延迟， 从而提升产品的像素充电速度。 而且， 在显示装置的版图设计上可以节省走线空间， 有助于 减少像素间距， 提高产品PPI(Pixels Per Inch， 像素密度)， 从而提高产品核心竞争力。

31、。 0068 本发明通过增加第二开关子电路2， 数据信号Data写入时刻栅极信号Gate为高电 平， 数据信号Data通过第一开关子电路1写入第一节点A点， 第一节点A点通过第一反相器3 传输至第二节点B。 因为， 此时第二开关子电路2为关断状态， 第一反相器3和第二反相器4不 会形成锁存环， 此时写入数据信号Data可以直接对第一节点A点进行数据更新， 从而不会存 在信号竞争冒险问题。 0069 存储子电路5的第三端、 第四端、 第五端， 分别被构造成接收第一电平信号V-XFRP、 第二电平信号V-FRP、 公共电极电平Vcom； 0070 存储子电路5， 被构造成在存储子电路5的第一控制端。

32、接收第一数据信号时， 公共 电极电平Vcom和第一电平信号V-XFRP分别输出储能器件C1的第一端和第二端， 在存储子电 路5的第二控制端接收第二数据信号时， 公共电极电平Vcom和第二电平信号V-FRP分别输出 到储能器件C1的第一端和第二端。 0071 可选地， 第一反相器3和第二反相器4由两个TFT(Thin Film Transistor， 薄膜晶 体管)组成， 一个P型TFT， 一个N型TFT。 0072 可选地， 参见图3所示， 作为一种示例， 第一开关子电路1包括第一开关器件T1； 第 一开关器件T1的第一端、 第二端、 控制端， 分别作为第一开关子电路1的第一端、 第二端和控 。

33、制端。 0073 可选地， 参见图3所示， 作为一种示例， 存储子电路5包括第二开关器件T2、 第三开 关器件T3和储能器件C1； 第二开关器件T2的控制端、 第一端， 分别作为存储子电路5的第一 控制端、 第三端； 第二开关器件T2的第二端与第三开关器件T3的第二端电连接； 第三开关器 件T3的控制端、 第一端， 作为存储子电路5的第二控制端、 第四端； 储能器件C1的第一端作为 说明书 5/7 页 8 CN 111210787 A 8 存储子电路5的第五端； 储能器件C1的第二端， 与第二开关器件T2的第二端和第三开关器件 T3的第二端的连接节点电连接。 储能器件C1为存储电容。 0074。

34、 可选地， 参见图1所示， 作为一种示例， 第二开关子电路2包括第四开关器件T4； 第 四开关器件T4的控制端作为第二开关子电路2的控制端； 第四开关器件T4的第一端、 第二 端， 分别与第一节点A、 第二反相器4的输出端电连接。 0075 可选地， 参见图2所示， 作为一种示例， 第二开关子电路2包括第五开关器件T5； 第 五开关器件T5的控制端作为第二开关子电路2的控制端； 第五开关器件T5的第一端、 第二 端， 分别与第二反相器4的输入端、 第二节点B电连接。 0076 可选地， 参见图3所示， 作为一种示例， 第二开关子电路2包括第四开关器件T4和第 五开关器件T5； 第四开关器件T4。

35、的控制端和第五开关器件T5的控制端共同作为第二开关子 电路2的控制端； 第四开关器件T4的第一端、 第二端， 分别与第一节点A、 第二反相器4的输出 端电连接； 第五开关器件T5的第一端、 第二端， 分别与第二反相器4的输入端、 第二节点B电 连接。 0077 具体的， 参见图1、 图2和图3所示， 第二开关器件T2的控制端与第一开关器件T1的 第二端直接电连接， 这种电连接方式在显示装置的版图设计上可以节省走线空间， 有助于 减少像素间距， 提高产品PPI， 从而提高产品核心竞争力。 0078 可选地， 各开关器件均为薄膜晶体管， 任一开关器件的控制端为薄膜晶体管的栅 极； 若开关器件的第一。

36、端为薄膜晶体管的源极， 则开关器件的第二端为薄膜晶体管的漏极； 若开关器件的第一端为薄膜晶体管的漏极， 则开关器件的第二端为薄膜晶体管的源极。 0079 本领域技术人员可以理解， 当第一开关器件T1、 第二开关器件T2和第三开关器件 T3为P型TFT时， 第四开关器件T4和第五开关器件T5为N型TFT时， 或各开关器件的第一端和 第二端分别为TFT的不同的极时， 可适应地调整本申请实施例提供的像素驱动电路中各元 件的电连接方式， 适应地调整后的电连接方式仍然属于本申请实施例的保护范围。 0080 参见图4所示， 作为一种示例， 图中Inv1、 Inv2分别表示第一反相器3、 第二反相器 4， 。

37、VDD、 VSS分别表示两个电压端， 输出两个电平信号。 第一节点A直接与第二开关器件T2的 栅极连接， 数据信号Data经过第一开关器件T1之后直接控制第二开关器件T2的栅极， 走线 L2较短， 有利于节省空间， 减少数据信号Data对像素充电的延迟， 有利于提升产品充电时 间， 提高产品刷新频率， 提高像素密度PPI。 0081 基于相同的发明构思， 本申请实施例还提供一种显示装置， 包括上述的像素驱动 电路。 0082 基于相同的发明构思， 本申请实施例还提供一种像素驱动方法， 应用于上述的像 素驱动电路， 包括如下步骤： 0083 第一开关子电路1接收栅极信号线的栅极信号Gate时导通。

38、， 同时第二开关子电路2 接收栅极信号线的栅极信号Gate时截止， 第一反相器3和第二反相器4组成的锁相环断开。 0084 若存储子电路5的第一控制端接收第一数据信号， 则第一电平信号V-XFRP输出到 存储子电路5中的储能器件C1； 0085 若存储子电路5的第二控制端接收所述第二数据信号， 则第二电平信号V-FRP输出 到存储子电路5中的储能器件C1。 0086 可选地， 若存储子电路5的第一控制端接收第一数据信号， 则第一电平信号V-XFRP 说明书 6/7 页 9 CN 111210787 A 9 输出到存储子电路5中的储能器件C1， 包括： 0087 若存储子电路5的第一控制端接收第。

39、一数据信号， 公共电极电平Vcom和第一电平 信号V-XFRP分别输出到储能器件C1的第一端和第二端； 0088 可选地， 若存储子电路5的第二控制端接收所述第二数据信号， 则第二电平信号V- FRP输出到存储子电路5中的储能器件C1， 包括： 0089 若存储子电路5的第二控制端接收第二数据信号， 公共电极电平Vcom和第二电平 信号V-FRP分别输出到储能器件C1的第一端和第二端。 第一电平信号V-XFRP和第二电平信 号V-FRP为相反信号。 0090 具体的， 当第一数据信号和第二数据信号可分别为高电平和低电平。 0091 可选地， 结合图1至图3所示的像素驱动电路的结构， 存储子电路。

40、5的第一控制端接 收第一数据信号， 存储子电路5的第一控制端导通， 包括： 第二开关器件T2的控制端接收数 据信号线的第一数据信号， 第二开关器件T2导通， 第二开关器件T2将第二开关器件T2的第 一端接收第一电平信号V-XFRP输出至储能器件C1的第二端 0092 存储子电路5的第二控制端接收第二数据信号， 存储子电路5的的第二控制端导 通， 包括： 第三开关器件T3的控制端接收第二数据信号， 第三开关器件T3导通， 第三开关器 件T3将第三开关器件T3的第一端接收第二电平信号V-FRP输出至储能器件C1的第二端。 0093 可选地， 结合图1至图3所示的像素驱动电路的结构， 本申请实施例以。

41、第一开关器 件T1、 第二开关器件T2和第三开关器件T3为N型TFT为例， 第四开关器件T4和第五开关器件 T5为P型TFT为例， 详细介绍像素驱动电路的工作过程。 栅极信号线输出的栅极信号Gate为 高电平时， 第一开关器件T1开启， 当第二开关子电路2为第四开关器件T4或第五开关器件 T5， 第四开关器件T4或第五开关器件T5截止， 当第二开关子电路2为第四开关器件T4和第五 开关器件T5， 第四开关器件T4和第五开关器件T5截止。 0094 具体的， V_XFRP与V_FRP为相反信号， 若V_XFRP信号为与Vcom相同信号， 则V_FRP信 号为Vcom相反信号， 在像素Pixel两。

42、端形成电位差(与显示的常黑或者常白模式有关)， V_ XFRP也可为Vcom相反信号， V_FRP信号为Vcom相同信号。 0095 当数据信号线的数据信号Data输入高电位时， 由于第一节点A为高电位， 第二节点 B为低电位， 因此第二开关器件T2打开， 储能器件C1的电容压差VVp-Vcom， Vp充电， Vp V_XFRP， V绝对值为低， 液晶不反转， 若为TN模式显示白色， 若为ADS模式显示黑色。 Vcom为 公共电极电平。 0096 当数据信号线的数据信号Data输入低电位时， 由于第一节点A为低电位， 第二节点 B为高电位， 因此第三开关器件T3开启， 储能器件C1的电容压差V。

43、Vp-Vcom， VpV_FRP， V绝对值为高， 液晶反转， 若为TN模式显示黑色， 若为ADS模式显示白色。 0097 同理， 当第一开关器件T1、 第二开关器件T2和第三开关器件T3为P型TFT为例， 第四 开关器件T4和第五开关器件T5为N型TFT时， 也可以适用本申请实施例的像素驱动电路。 0098 以上所述仅是本申请的部分实施方式， 应当指出， 对于本技术领域的普通技术人 员来说， 在不脱离本申请原理的前提下， 还可以做出若干改进和润饰， 这些改进和润饰也应 视为本申请的保护范围。 说明书 7/7 页 10 CN 111210787 A 10 图1 图2 说明书附图 1/2 页 11 CN 111210787 A 11 图3 图4 说明书附图 2/2 页 12 CN 111210787 A 12 。