移位寄存器、栅极驱动电路及显示面板.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010115226.1 (22)申请日 2020.02.25 (71)申请人 合肥京东方光电科技有限公司 地址 230012 安徽省合肥市铜陵北路2177 号 申请人 京东方科技集团股份有限公司 (72)发明人 古宏刚陈俊生宋洁 (74)专利代理机构 北京天昊联合知识产权代理 有限公司 11112 代理人 李迎亚姜春咸 (51)Int.Cl. G09G 3/20(2006.01) G11C 19/28(2006.01) (54)发明名称 移位寄存器、 栅极驱动电路及显示面板。

2、 (57)摘要 本发明实施例提供一种移位寄存器、 栅极驱 动电路及显示面板， 属于显示技术领域。 本发明 的移位寄存器包括： 输入子电路和第一输出子电 路； 输入子电路被配置为响应于输入信号， 并通 过第一电源电压对上拉节点进行预充电； 上拉节 点为输入子电路、 输出子电路及下拉子电路之间 的连接节点； 输出子电路被配置为响应于上拉节 点的电位， 而将时钟信号通过第一信号输出端进 行输出； 该移位寄存器还包括： 第一降噪子电路 和/或第二降噪子电路； 第一降噪子电路被配置 为响应于第一降噪控制信号， 并在消隐阶段通过 非工作电平信号， 对上拉节点进行降噪； 第二降 噪子电路被配置为响应于第二降。

3、噪控制信号， 并 在消隐阶段通过非工作电平信号， 对第一信号输 出端进行降噪。 权利要求书3页 说明书13页 附图10页 CN 111210755 A 2020.05.29 CN 111210755 A 1.一种移位寄存器， 其包括： 输入子电路和第一输出子电路； 所述输入子电路被配置为响应于输入信号， 并通过第一电源电压对上拉节点进行预充 电； 所述上拉节点为所述输入子电路、 所述输出子电路及所述下拉子电路之间的连接节点； 所述输出子电路被配置为响应于所述上拉节点的电位， 而将时钟信号通过第一信号输 出端进行输出； 其中， 所述移位寄存器还包括： 第一降噪子电路和/或第二降噪子电路； 所述第。

4、一降噪子电路被配置为响应于第一降噪控制信号， 并在消隐阶段通过非工作电 平信号， 对所述上拉节点进行降噪； 所述第二降噪子电路被配置为响应于第二降噪控制信号， 并在消隐阶段通过非工作电 平信号， 对所述第一信号输出端进行降噪。 2.根据权利要求1所述的移位寄存器， 其中， 所述第一降噪子电路包括第一晶体管； 所述第一晶体管的第一极连接所述上拉节点， 第二极连接非工作电平端， 控制极连接 第一降噪控制信号端。 3.根据权利要求1所述的移位寄存器， 其中， 所述第二降噪子电路包括第二晶体管； 所述第二晶体管的第一极连接所述第一信号输出端， 第二极连接非工作电平端， 控制 极连接第二降噪控制信号端。。

5、 4.根据权利要求1所述的移位寄存器， 其中， 所述移位寄存器还包括多个第二输出子电 路； 所述多个第二输出子电路中的每个被配置为响应于与之对应的开关控制信号， 而将所 述第一信号输出端输出的信号通过与之对应的第二信号输出端输出。 5.根据权利要求4所述的移位寄存器， 其中， 所述N个第二输出子电路中的每个均包括 第三晶体管； 所述第三晶体管的第一极连接所述第一信号输出端， 第二极连接所述第二信号输出 端， 控制极连接开关控制信号端。 6.根据权利要求1所述的移位寄存器， 其中， 所述移位寄存器还包括多个第二输出子电 路； 所述多个第二输出子电路中的每个被配置为响应于所述第一信号输出端输出的信。

6、号， 而将驱动信号通过与之对应的第二信号输出端输出。 7.根据权利要求6所述的移位寄存器， 其中， 所述多个第二输出子电路中的每个均包括 第三晶体管； 所述第三晶体管的第一极连接与之对应的驱动信号端， 第二极连接所述第二信号输出 端， 控制极连接所述第一信号输出端。 8.根据权利要求4-7中任一项所述的移位寄存器， 其中， 所述移位寄存器还包括下拉控 制子电路、 下拉子电路、 第三降噪子电路、 第四降噪子电路； 所述下拉控制子电路被配置为响应于工作电平信号， 并将所述工作电平信号传输至下 拉节点； 所述下拉节点为所述下拉控制子电路和所述下拉子电路之间的连接节点； 所述下拉子电路被配置为响应于所。

7、述上拉节点的电位， 通过非工作电平信号下拉所述 下拉节点的电位； 所述第三降噪子电路被配置为响应于所述下拉节点的电位， 通过所述非工作电平信号 权利要求书 1/3 页 2 CN 111210755 A 2 对所述上拉节点进行降噪； 所述第四降噪子电路被配置为响应于所述下拉节点的电位， 通过所述非工作电平信号 对所述第一信号输出端进行降噪。 9.根据权利要求8所述的移位寄存器， 其中， 所述下拉控制子电路包括第四晶体管和第 五晶体管； 所述第四晶体管的第一极连接其控制极、 所述第五晶体管的第一极和工作电平端， 第 二极连接所述下拉子电路和所述第五晶体管的控制极； 所述第五晶体管的第二极连接所述 。

8、下拉节点。 10.根据权利要求8所述移位寄存器， 其中， 所述下拉子电路包括第六晶体管和第七晶 体管； 所述第六晶体管的第一极连接所述下拉节点， 第二极连接非工作电平端， 控制极连接 所述上拉节点； 所述第七晶体管的第一极连接所述上拉控制子电路， 第二极连接非工作电平端， 控制 极连接所述上拉节点。 11.根据权利要求8所述的移位寄存器， 其中， 所述第三降噪子电路包括第八晶体管； 所述第八晶体管的第一极所述上拉节点， 第二极连接非工作电平端， 控制极连接所述 下拉节点。 12.根据权利要求8所述的移位寄存器， 其中， 所述第四降噪子电路包括第九晶体管； 所述第九晶体管的第一极连接所述第一信号。

9、输出端， 第二极连接非工作电平端， 控制 极连接所述下拉节点。 13.根据权利要求8-12中任一项所述的移位寄存器， 其中， 所述移位寄存器还包括与所 述多第二信号输出端一一对应设置的多个第五降噪子电路； 所述多个第五降噪子电路中的每个被配置响应于所述下拉节点的电位， 而通过所述非 工作电平信号对与之对应的所述第二输出端进行降噪。 14.根据权利要求13所述的移位寄存器， 其中， 所述多个第五降噪子电路中的每个均包 括第十晶体管； 所述第十晶体管的第一极连接与之对应的第二信号输出端， 第二极连接非工作电平 端， 控制极连接所述下拉节点。 15.根据权利要求1所述的移位寄存器， 其中， 所述移位。

10、寄存器还包括复位子电路； 所述复位子电路被配置为响应于复位信号， 通过第二电源电压对所述上拉节点进行复 位。 16.根据权利要求15所述的移位寄存器， 其中， 所述复位子电路包括第十一晶体管； 所述第十一晶体管的第一极连接上拉节点， 第二极连接第二电源电压端， 控制极连接 复位信号端。 17.根据权利要求1所述的移位寄存器， 其中， 所述输入子电路包括第十二晶体管； 所述第十二晶体管的第一极连接第一电源电压端， 第二极连接上拉节点， 控制极连接 信号输入端。 18.根据权利要求1所述的移位寄存器， 其中， 所述输出子电路包括第十三晶体管和存 储电容； 权利要求书 2/3 页 3 CN 1112。

11、10755 A 3 所述第十三晶体管的第一极连接时钟信号端， 第二极连接信号输出端和所述存储电容 的第二端， 控制极连接所述上拉节点和所述存储电容的第一端。 19.一种栅极驱动电路， 其包括： 权利要求1-18中任一项所述移位寄存器； 其中， 本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端； 本级所 述移位寄存器的复位信号端连接下一级所述移位寄存器的信号输出端。 20.一种显示面板， 其包括权利要求19所述的栅极驱动电路。 权利要求书 3/3 页 4 CN 111210755 A 4 移位寄存器、 栅极驱动电路及显示面板 技术领域 0001 本发明属于显示技术领域， 具体涉。

12、及一种移位寄存器、 栅极驱动电路及显示面板。 背景技术 0002 GOA(Gate Driver on Array， 集成栅极驱动电路)技术可以将栅极驱动电路集成 在显示面板的阵列基板上， 替代由外接硅片制作的驱动芯片， 可以省掉GateIC(Gate Integrated Circuit， 栅极驱动集成电路)部分以及扇出型(Fan-out)布线空间， 以简化显 示产品的结构。 发明内容 0003 本发明旨在至少解决现有技术中存在的技术问题之一， 提供一种移位寄存器、 栅 极驱动电路及显示面板。 0004 第一方面， 本发明实施例提供一种移位寄存器， 其包括： 输入子电路和第一输出子 电路； 。

13、0005 所述输入子电路被配置为响应于输入信号， 并通过第一电源电压对上拉节点进行 预充电； 所述上拉节点为所述输入子电路、 所述输出子电路及所述下拉子电路之间的连接 节点； 0006 所述输出子电路被配置为响应于所述上拉节点的电位， 而将时钟信号通过第一信 号输出端进行输出； 其中， 0007 所述移位寄存器还包括： 第一降噪子电路和/或第二降噪子电路； 0008 所述第一降噪子电路被配置为响应于第一降噪控制信号， 并在消隐阶段通过非工 作电平信号， 对所述上拉节点进行降噪； 0009 所述第二降噪子电路被配置为响应于第二降噪控制信号， 并在消隐阶段通过非工 作电平信号， 对所述第一信号输出。

14、端进行降噪。 0010 可选地， 所述第一降噪子电路包括第一晶体管； 0011 所述第一晶体管的第一极连接所述上拉节点， 第二极连接非工作电平端， 控制极 连接第一降噪控制信号端。 0012 可选地， 所述第二降噪子电路包括第二晶体管； 0013 所述第二晶体管的第一极连接所述第一信号输出端， 第二极连接非工作电平端， 控制极连接第二降噪控制信号端。 0014 可选地， 所述移位寄存器还包括多个第二输出子电路； 0015 所述多个第二输出子电路中的每个被配置为响应于与之对应的开关控制信号， 而 将所述第一信号输出端输出的信号通过与之对应的第二信号输出端输出。 0016 可选地， 所述多个第二输。

15、出子电路中的每个均包括第三晶体管； 0017 所述第三晶体管的第一极连接所述第一信号输出端， 第二极连接所述第二信号输 出端， 控制极连接开关控制信号端。 说明书 1/13 页 5 CN 111210755 A 5 0018 可选地， 所述移位寄存器还包括多个第二输出子电路； 0019 所述多个第二输出子电路中的每个被配置为响应于所述第一信号输出端输出的 信号， 而将驱动信号通过与之对应的第二信号输出端输出。 0020 可选地， 所述多个第二输出子电路中的每个均包括第三晶体管； 0021 所述第三晶体管的第一极连接与之对应的驱动信号端， 第二极连接所述第二信号 输出端， 控制极连接所述第一信号。

16、输出端。 0022 可选地， 所述移位寄存器还包括下拉控制子电路、 下拉子电路、 第三降噪子电路、 第四降噪子电路； 0023 所述下拉控制子电路被配置为响应于工作电平信号， 并将所述工作电平信号传输 至下拉节点； 所述下拉节点为所述下拉控制子电路和所述下拉子电路之间的连接节点； 0024 所述下拉子电路被配置为响应于所述上拉节点的电位， 通过非工作电平信号下拉 所述下拉节点的电位； 0025 所述第三降噪子电路被配置为响应于所述下拉节点的电位， 通过所述非工作电平 信号对所述上拉节点进行降噪； 0026 所述第四降噪子电路被配置为响应于所述下拉节点的电位， 通过所述非工作电平 信号对所述第一。

17、信号输出端进行降噪。 0027 可选地， 所述下拉控制子电路包括第四晶体管和第五晶体管； 0028 所述第四晶体管的第一极连接其控制极、 所述第五晶体管的第一极和工作电平 端， 第二极连接所述下拉子电路和所述第五晶体管的控制极； 所述第五晶体管的第二极连 接所述下拉节点。 0029 可选地， 所述下拉子电路包括第六晶体管和第七晶体管； 0030 所述第六晶体管的第一极连接所述下拉节点， 第二极连接非工作电平端， 控制极 连接所述上拉节点； 0031 所述第七晶体管的第一极连接所述上拉控制子电路， 第二极连接非工作电平端， 控制极连接所述上拉节点。 0032 可选地， 所述第三降噪子电路包括第八。

18、晶体管； 0033 所述第八晶体管的第一极所述上拉节点， 第二极连接非工作电平端， 控制极连接 所述下拉节点。 0034 可选地， 所述第四降噪子电路包括第九晶体管； 0035 所述第九晶体管的第一极连接所述第一信号输出端， 第二极连接非工作电平端， 控制极连接所述下拉节点。 0036 可选地， 所述移位寄存器还包括与所述多第二信号输出端一一对应设置的多个第 五降噪子电路； 0037 所述多个第五降噪子电路中的每个被配置响应于所述下拉节点的电位， 而通过所 述非工作电平信号对与之对应的所述第二输出端进行降噪。 0038 可选地， 所述多个第五降噪子电路中的每个均包括第十晶体管； 0039 所述。

19、第十晶体管的第一极连接与之对应的第二信号输出端， 第二极连接非工作电 平端， 控制极连接所述下拉节点。 0040 可选地， 所述移位寄存器还包括复位子电路； 说明书 2/13 页 6 CN 111210755 A 6 0041 所述复位子电路被配置为响应于复位信号， 通过第二电源电压对所述上拉节点进 行复位。 0042 可选地， 所述复位子电路包括第十一晶体管； 0043 所述第十一晶体管的第一极连接上拉节点， 第二极连接第二电源电压端， 控制极 连接复位信号端。 0044 可选地， 所述输入子电路包括第十二晶体管； 0045 所述第十二晶体管的第一极连接第一电源电压端， 第二极连接上拉节点，。

20、 控制极 连接信号输入端。 0046 可选地， 所述输出子电路包括第十三晶体管和存储电容； 0047 所述第十三晶体管的第一极连接时钟信号端， 第二极连接信号输出端和所述存储 电容的第二端， 控制极连接所述上拉节点和所述存储电容的第一端。 0048 第二方面， 本发明实施例提供一种栅极驱动电路， 其包括上述移位寄存器； 其中， 0049 本级所述移位寄存器的信号输入端连接上一级所述移位寄存器的信号输出端； 本 级所述移位寄存器的复位信号端连接下一级所述移位寄存器的信号输出端。 0050 第三方面， 本发明实施例提供一种显示面板， 其包括上述的栅极驱动电路。 附图说明 0051 图1为本发明实施。

21、例的一种移位寄存器的结构示意图。 0052 图2为本发明实施例的另一种移位寄存器的结构示意图。 0053 图3为本发明实施例的另一种移位寄存器的结构示意图。 0054 图4为本发明实施例的另一种移位寄存器的结构示意图。 0055 图5为本发明实施例的另一种移位寄存器的结构示意图。 0056 图6为本发明实施例的另一种移位寄存器的结构示意图。 0057 图7为本发明实施例的一种移位寄存器的电路。 0058 图8为图7的移位寄存器的工作时序图。 0059 图9为本发明实施例的另一种移位寄存器的电路图。 0060 图10为图9的移位寄存器的工作时序图。 0061 图11为本发明实施例的一种移位寄存器。

22、的电路。 0062 图12为图11的移位寄存器的工作时序图。 0063 图13为本发明实施例的栅极驱动电路的级联示意图。 具体实施方式 0064 为使本领域技术人员更好地理解本发明的技术方案， 下面结合附图和具体实施方 式对本发明作进一步详细描述。 0065 除非另外定义， 本公开使用的技术术语或者科学术语应当为本公开所属领域内具 有一般技能的人士所理解的通常意义。 本公开中使用的 “第一” 、“第二” 以及类似的词语并 不表示任何顺序、 数量或者重要性， 而只是用来区分不同的组成部分。 同样，“一个” 、“一” 或 者 “该” 等类似词语也不表示数量限制， 而是表示存在至少一个。“包括” 或。

23、者 “包含” 等类似 的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其 说明书 3/13 页 7 CN 111210755 A 7 等同， 而不排除其他元件或者物件。“连接” 或者 “相连” 等类似的词语并非限定于物理的或 者机械的连接， 而是可以包括电性的连接， 不管是直接的还是间接的。“上” 、“下” 、“左” 、 “右” 等仅用于表示相对位置关系， 当被描述对象的绝对位置改变后， 则该相对位置关系也 可能相应地改变。 0066 现有的显示面板通常具有显示区和环绕显示区的周边区； 在显示区中设置有呈阵 列排布的多个像素单元， 每个像素单元中设置有像素电路； 其中。

24、， 位于同一行的像素单元连 接同一条栅线， 位于同一列的像素单元连接同一条数据线。 在周边区设置有栅极驱动电路， 而栅极驱动电路则包括多个级联的移位寄存器GOA， 移位寄存器与栅线一一对应设置， 也即 每一个移位寄存器则连接一条栅线。 在显示每一帧画面时， 通过逐级移位寄存器输出栅极 扫描信号至与各自对应的栅线， 以完成像素电路的逐行扫描， 在每一行栅线被扫描的同时， 各条数据线将数据电压信号写入该行的像素电路， 以点亮该行像素单元。 在两帧画面显示 之间则为消隐(Blank)阶段， 此时， 各行像素单元不进行显示， 此时则要求移位寄存器能够 输出稳定的非工作电平信号， 才能够保证本帧画面显示。

25、完成， 下一帧画面能够稳定显示。 对 此， 在发明中发明人提供如下实施方式。 0067 在此需要说明的是， 本发明实施例中的所采用的晶体管可以为薄膜晶体管或场效 应管或其他特性的相同器件， 由于采用的晶体管的源极和漏极是对称的， 所以其源极、 漏极 是没有区别的。 在本发明实施例中， 为区分晶体管的源极和漏极， 将其中一极称为第一极， 另一极称为第二极， 栅极称为控制极。 此外按照晶体管的特性区分可以将晶体管分为N型和 P型， 以下实施例中是以N型晶体管进行说明的， 当采用N型晶体管时， 第一极为N型晶体管的 源极， 第二极为N型晶体管的漏极， 栅极输入高电平时， 源漏极导通， P型相反。 可。

26、以想到的是 采用P型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的， 因 此也是在本发明实施例的保护范围内的。 0068 其中， 由于在本发明实施例中以所采用晶体管为N型晶体管， 故在本发明实施例中 的工作电平信号则是指高电平信号， 非工作电平信号为低电平信号； 相应的工作电平端为 高电平信号端， 非工作电平端为低电平信号端。 第一电源压端被写入的第一电源电压高于 第二电源电压端被写入的第二电源电压， 在本发明实施例中以第一电源电压为高电源电 压， 第二电源电压为低电源电压为例。 0069 第一方面， 如图1所示， 本发明实施例提供一种移位寄存器， 其包括输入子电路1、 第。

27、一输出子电路2； 特别的是， 本发明实施例中还包括第一降噪子电路3和/或第二降噪子电 路4。 其中， 输入子电路1被配置为响应于输入信号， 并通过第一电源电压对上拉节点PU进行 预充电； 上拉节点PU为输入子电路1、 输出子电路之间的连接节点； 第一输出子电路2被配置 为响应于所述上拉节点PU的电位， 而将时钟信号通过第一信号输出端Output进行输出； 第 一降噪子电路3被配置为响应于第一降噪控制信号， 并在消隐阶段通过非工作电平信号， 对 上拉节点PU进行降噪； 所述第二降噪子电路4被配置为响应于第二降噪控制信号， 并在消隐 阶段通过低电平信号， 对第一信号输出端Output进行降噪。 0。

28、070 由于在本发明实施例的移位寄存器中增加了第一降噪子电路3和第二降噪子电路 4， 且在消隐阶段第一降噪子电路3可以在第一降噪控制信号的控制下， 对上拉节点PU进行 降噪， 第二降噪子电路4可以在第二降噪控制信号的控制下， 对第一信号输出端Output降 噪， 这样一来， 可以保证在消隐阶段的移位寄存器的输出稳定性， 从而避免噪声对下一帧画 说明书 4/13 页 8 CN 111210755 A 8 面显示造成影响。 0071 在此需要说明的是， 在本发明实施例的移位寄存器可以仅包括第一降噪子电路3 和第二降噪子电路4中的一者， 但应当理解的是， 在最大程度的保证移位寄存器可以稳定输 出， 。

29、优选的移位寄存器同时包括第一降噪子电路3和第二降噪子电路4。 在本发明实施例中 为了便于描述， 以移位寄存器同时包括第一降噪子电路3和第二降噪子电路4为例， 对移位 寄存器进行描述， 当然， 这并不构成对本发明实施例的限定。 0072 在一些实施例中， 如图2所示， 第一降噪子电路3包括第一晶体管M1； 第二降噪子电 路4包括第二晶体管M2。 其中， 第一晶体管M1的源极连接上拉节点PU， 漏极连接低电平信号 端VGL， 栅极连接第一降噪控制信号端TRST1。 第二晶体管M2的源极连接第一信号输出端 Output， 漏极连接低电平信号端VGL， 栅极连接第二降噪控制信号端TRST2。 0073。

30、 在此需要说明的是， 由于第一降噪子电路3和第二降噪子电路4均工作在消隐阶 段， 故第一降噪控制信号和第二降噪控制信号为相同的信号， 因此， 第一降噪控制信号端 TRST1和第二降噪控制信号端TRST2可以同一信号端。 0074 具体的， 在消隐阶段， 给第一降噪控制信号端TRST1和第二降噪控制信号端TRST2 输入高电平信号， 此时第一晶体管M1和第二晶体管M2被打开， 低电平信号端VGL被写入的低 电平信号通过第一晶体管M1将上拉节点PU拉低， 对上拉节点PU进行降噪； 同理， 低电平信号 端VGL被写入的低电平信号通过第二晶体管M2将第一信号输出端Output的输出拉低， 对第 一信号。

31、输出端Output进行降噪。 0075 在一些实施例中， 如图3所示， 该移位寄存器不仅包括上述结构， 还包括多个第二 输出子电路5。 0076 在一个示例中， 如图4所示， 多个第二输出子电路5中的每个被配置为响应于开关 控制信号， 将第一信号输出端Output输出的信号通过第二信号输出端进行输出。 这样一来， 则可以通过一个移位寄存器为多条栅线输出扫描信号， 故有助于实现显示面板的窄边化。 0077 具体的， 以移位寄存器包括三个第二输出子电路5为例。 每个第二输出子电路5均 可以包括第三晶体管； 三个第二输出子电路5分别连接三个第二信号输出端和三个开关控 制信号端； 三个第二输出子电路5。

32、中的第三晶体管分别用于M31、 M32、 M33表示； 三个第二信 号输出端分别用Gateout1、 Gateout2、 Gateout3； 三个开关控制信号端分别用SW1、 SW2、 SW3； 其中， M31、 M32、 M33的三者的源极均连接第一信号输出端Output， M31的漏极连接Gateout1， M31的栅极连接SW1； M32的漏极连接Gateout2， M32的栅极连接SW2； M33的漏极连接 Gateout3， M33的栅极连接SW3。 0078 当第一输出子电路2在上拉节点PU的控制下， 将时钟信号(高电平信号)通过第一 信号输出端Output输出时， 首先， SW1。

33、控制M31打开， Gateout1输出高电平信号； 接下来， SW2 控制M32打开， Gateout2输出高电平信号； 最后， SW3控制M33打开， Gateout3输出高电平信 号。 应当理解的是， Gateout1、 Gateout2、 Gateout3分别对应连接显示面板中的三条栅线。 0079 在另一个示例中， 如图5所示， 多个第二输出子电路5中的每个被配置为响应于第 一输出信号端Output输出的信号， 将驱动信号端输出的信号通过第二信号输出端(例如： Gateout1、 Gateout2、 Gateout3)进行输出。 这样一来， 则可以通过一个移位寄存器为多条栅 线输出扫描。

34、信号， 故有助于实现显示面板的窄边化。 0080 具体的， 以移位寄存器包括三个第二输出子电路5为例。 每个第二输出子电路5均 说明书 5/13 页 9 CN 111210755 A 9 可以包括第三晶体管； 三个第二输出子电路5分别连接三个第二信号输出端和三个开关控 制信号端； 三个第二输出子电路5中的第三晶体管分别用于M31、 M32、 M33表示； 三个第二信 号输出端分别用Gateout1、 Gateout2、 Gateout3； 三个驱动信号端分别用TQ1、 TQ2、 TQ3； 其 中， M31、 M32、 M33的三者的栅极均连接第一信号输出端Output， M31的漏极连接Gat。

35、eout1， M31的源极连接SW1； M32的漏极连接Gateout2， M32的源极连接SW2； M33的漏极连接 Gateout3， M33的源极连接SW3。 0081 当第一输出子电路2在上拉节点PU的控制下， 将时钟信号(高电平信号)通过第一 信号输出端Output输出时， M31、 M32、 M33均打开， 首次， TQ1写入高电平信号， 以使Gateout1 输出高电平信号； 接下来， TQ2写入高电平信号， Gateout2输出高电平信号； 最后， TQ3写入高 电平信号， Gateout3输出高电平信号。 应当理解的是， Gateout1、 Gateout2、 Gateout。

36、3分别对 应连接显示面板中的三条栅线。 0082 在一些实施例中， 如图6所示， 移位寄存器不仅包括上述结构， 该移位寄存器还包 括下拉控制子电路6、 下拉子电路7、 第三降噪子电路8、 第四降噪子电路9； 其中， 下拉控制子 电路6被配置为响应于高电平信号， 并将该高电平信号传输至下拉节点PD， 该下拉节点PD为 下拉控制子电路6和下拉子电路7之间的连接节点； 下拉子电路7被配置为响应于上拉节点 PU的电位， 通过低电平信号下拉下拉下拉节点PD的电位； 第三降噪子电路8被配置为响应于 下拉节点PD的电位， 通过低电平电位对上拉节点PU进行降噪； 第四降噪子电路9被配置为响 应于下拉节点PD的。

37、电位， 通过低电平信号对所述第一信号输出端Output进行降噪。 0083 具体的， 如图7、 9、 11所示， 下拉控制子电路6可以包括第四晶体管M4和第五晶体管 M5； 下拉子电路7可以包括第六晶体管M6和第七晶体管M7； 第三降噪子电路8可以包括第八 晶体管M8； 第四降噪子电路9可以包括第九晶体管M9。 其中， 第四晶体管M4的源极连接其栅 极、 第五晶体管M5的源极和高电平信号端VGH， 第四晶体管M4的漏极连接第七晶体管M7的源 极和所述第五晶体管M5的栅极； 第五晶体管M5的漏极连接下拉节点PD； 第六晶体管M6的源 极连接下拉节点PD， 第六晶体管M6的漏极连接低电平信号端VG。

38、L， 第六晶体管M6的栅极连接 上拉节点PU； 第七晶体管M7的漏极极连接低电平信号端VGL， 栅极连接上拉节点PU； 第八晶 体管M8的源极连接上拉节点PU， 第八晶体管M8的漏极连接低电平信号端VGL， 第八晶体管M8 的栅极连接下拉节点PD； 第九晶体管M9的源极连接第一信号输出端Output， 第九晶体管M9 的漏极连接低电平信号端VGL， 第九晶体管M9的栅极连接下拉节点PD。 0084 当某一级移位寄存器输出高电平信号， 此时， 上拉节点PU的处于高电平电位， 此时 第六晶体管M6和第七晶体管M7打开， 将通过低电平信号端VGL输入的低电平信号将下拉节 点PD的电位拉低， 以避免第。

39、八晶体管M8和第九晶体管M9被打开而影响上拉节点PU和第一信 号输出端Output输出的稳定性。 0085 当某一级移位寄存器输出低电平信号， 此时上拉节点PU处于低电平电位， 高电平 信号端VGH输入的高电平信号控制第四晶体管M4和第五晶体管M5打开， 并通过高电平信号 拉高下拉节点PD的电位， 这样一来， 第八晶体管M8和第九晶体管M9被打开， 低电平信号端 VGL输入的低电平信号将通过第八晶体管M8对上拉节点PU进行降噪， 通过第九晶体管M9对 第一信号输出端Output进行降噪。 0086 在一些实施例中， 如图6所示， 该移位寄存器不仅可以包括上述结构， 还可以包括 与多个第二信号输。

40、出端一一对应设置的多个第五降噪子电路10； 多个第五降噪子电路10中 说明书 6/13 页 10 CN 111210755 A 10 的每个均响应于下拉节点PD的电位， 并通过低电平信号对与之对应的第二信号输出端进行 降噪。 0087 具体的， 如图9和11所示， 同样以该移位寄存器包括三个第二输出子电路5为例， 三 个第二输出子电路5对应连接的三个第二信号输出端分别为Gateout1、 Gateout2、 Gateout3。 其中， 每个第五降噪子电路10均可以包括第十晶体管； 三个第五降噪子电路10中 的第十晶体管分别用M101、 M102、 M103表示。 M101、 M102、 M10。

41、3的栅极均连接下拉节点PD， M101的源极连接Gateout1， M102的源极连接Gateout2， M103的源极连接Gateout3， M101、 M102、 M103的漏极连接低电平信号端VGL。 0088 在移位寄存器的输出低电平信号时， Gateout1、 Gateout2、 Gateout3输出低电平信 号， 上拉节点PU处于低电平电平， 下拉节点PD电位被高电平信号端VGH输入的高电平信号拉 高， 此时， M101、 M102、 M103均被打开， 低电平信号端VGL输入的低电平信号分别通过M101、 M102、 M103对Gateout1、 Gateout2、 Gateou。

42、t3进行降噪。 0089 在一些实施例中， 该移位寄存器不仅包括上述的结构， 还包括复位子电路11， 该复 位子电路11被配置为响应于复位信号， 通过低电平信号对上拉节点PU的电位进行复位。 0090 在一些实施例， 如图7、 9、 11所示， 在本发明实施例中复位子电路11可以包括第十 一晶体管M11； 其中， 第十一晶体管M11的源极连接上拉节点PU， 第十一晶体管M11的漏极连 接第二电源电压端VSS， 第十一晶体管M11的栅极连接复位信号端Reset。 0091 具体的， 在复位阶段， 复位信号端Reset被写入高电平信号， 第十一晶体管M11打 开， 通过第二电源电压端VSS写入的低。

43、电源电压对上拉节点PU的电位进行复位。 0092 在一些实施例中， 如图7、 9、 11所示， 该移位寄存器的输入子电路1可以包括第十二 晶体管M12。 其中， 第十二晶体管M12的源极连接第一电源电压端VDD， 第十二晶体管M12的漏 极连接上拉节点PU， 第十二晶体管M12的栅极连接信号输入端Input。 0093 具体的， 在输入阶段， 给信号输入端Input输入高电平信号， 第十二晶体管M12被打 开， 第一电源电压端VDD被写入的高电源电压通过第十二晶体管M12给上拉节点PU进行预充 电。 0094 在一些实施例中， 如图7、 9、 11所示， 该移位寄存器的第一输出子电路2可以包括。

44、第 十三晶体管M13和存储电容C1。 其中， 第十三晶体管M13的源极连接时钟信号端CLK， 第十三 晶体管M13的漏极连接第一信号输出端Output和存储电容C1的第二端； 第十三晶体管M13的 栅极连接上拉节点PU和存储电容C1的第一端。 0095 具体的， 在输出阶段， 由于在输入阶段上拉节点PU被预充电而拉高， 且存储在存储 电容C1中， 在该阶段第十二晶体管M12截止， 时钟信号端CLK输入高电平信号， 写入存储电容 C1的第二端， 通过存储电容C1自举进一步将上拉节点PU的电位拉高， 第十三晶体管M13打 开， 第一信号输出端Output则将时钟信号端CLK写入的高电平信号输出。 。

45、0096 为了清楚本发明实施例中的移位寄存器的结构， 通过以下具体示例对本发明实施 例的结构及工作过程进行说明。 0097 第一种具体示例， 如图7所示， 该移位寄存器包括输入子电路1， 第一输出子电路2、 复位子电路11、 下拉控制子电路6、 下拉子电路7、 第一降噪子电路3、 第二降噪子电路4、 第三 降噪子电路8和第四降噪子电路9。 其中， 输入子电路1包括第十二晶体管M12； 第一输出子电 路2包括第十三晶体管M13和存储电容C1； 复位子电路11包括第十一晶体管M11； 下拉控制子 说明书 7/13 页 11 CN 111210755 A 11 电路6包括第四晶体管M4和第五晶体管M。

46、5； 下拉子电路7包括第六晶体管M6和第七晶体管 M7； 第一降噪子电路3包括第一晶体管M1； 第二降噪子电路4包括第二晶体管M2； 第三降噪子 电路8包括第八晶体管M8； 第四降噪子电路9包括第九晶体管M9。 0098 具体的， 第十二晶体管M12的源极连接第一电源电压端VDD， 第十二晶体管M12的漏 极连接上拉节点PU， 第十二晶体管M12的栅极连接信号输入端Input； 第十三晶体管M13的源 极连接时钟信号端CLK， 第十三晶体管M13的漏极连接第一信号输出端Output和存储电容C1 的第二端； 第十三晶体管M13的栅极连接上拉节点PU和存储电容C1的第一端； 第十一晶体管 M11。

47、的源极连接上拉节点PU， 第十一晶体管M11的漏极连接第二电源电压端VSS， 第十一晶体 管M11的栅极连接复位信号端Reset； 第四晶体管M4的源极连接其栅极、 第五晶体管M5的源 极和高电平信号端VGH， 第四晶体管M4的漏极连接第七晶体管M7的源极和所述第五晶体管 M5的栅极； 第五晶体管M5的源极连接下拉节点PD； 第六晶体管M6的源极连接下拉节点PD， 第 六晶体管M6的漏极连接低电平信号端VGL， 第六晶体管M6的栅极连接上拉节点PU； 第七晶体 管M7的漏极极连接低电平信号端VGL， 栅极连接上拉节点PU； 第八晶体管M8的源极连接上拉 节点PU， 第八晶体管M8的漏极连接低电。

48、平信号端VGL， 第八晶体管M8的栅极连接下拉节点 PD； 第九晶体管M9的源极连接第一信号输出端Output， 第九晶体管M9的漏极连接低电平信 号端VGL， 第九晶体管M9的栅极连接下拉节点PD； 第一晶体管M1的源极连接上拉节点PU， 漏 极连接低电平信号端VGL， 栅极连接第一降噪控制信号端TRST1； 第二晶体管M2的源极连接 第一信号输出端Output， 漏极连接低电平信号端VGL， 栅极连接第二降噪控制信号端TRST2。 0099 以下结合8所示的时序图， 通过介绍一个移位寄存器单元在图像帧的显示阶段和 两相邻帧画面显示的之间消隐阶段分别如何工作， 以更清楚的了解本发明实施例移位。

49、寄存 器。 0100 图像帧的显示阶段， 该移位寄存器的驱动方法具体包括如下阶段： 0101 第一阶段(T1)， 即输入阶段： 输入信号端被写入高电平信号， 第十二晶体管M12打 开， 时钟信号端CLK写入的时钟信号为低电平信号时， 第一电源电压端VDD的高电源电压通 过第十二晶体管M12给存储电容C1充电， 使得上拉节点PU电压被拉高； 在该阶段由于上拉节 点PU为高电平， 第六晶体管M6和第七晶体管M7被打开， 下拉节点PD被低电源电压端写入的 低电平信号拉低， 从而使得第八晶体管M8和第九晶体管M9保持关断， 进而使得第一信号输 出端Output输出稳定的低电平信号。 0102 第二阶段。

50、(T2)， 即输出阶段： 输入信号端被写入低电平信号， 第十二晶体管M12关 断， 上拉节点PU继续保持第一阶段的高电平电位， 第十三晶体管M13保持开启； 此时， 时钟信 号端CLK写入高电平信号， 上拉节点PU由于存储电容C1自举效应(bootstrapping)电压被放 大， 以保证第十三晶体管M13持续开启， 以使第一信号输出端Output输出高电平信号； 此时， 由于上拉节点PU为高电平信号， 第六晶体管M6和第七晶体管M7持续开启， 下拉节点PD被低 电源电压端写入的低电平信号拉低， 从而使得第八晶体管M8和第九晶体管M9继续保持关 断， 进而使得第一信号输出端Output输出稳定。