功率半导体器件及其制作方法、沟槽版图结构.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010301015.7 (22)申请日 2020.04.16 (71)申请人 上海华虹宏力半导体制造有限公司 地址 201203 上海市浦东新区张江高科技 园区祖冲之路1399号 (72)发明人 高学 (74)专利代理机构 上海思微知识产权代理事务 所(普通合伙) 31237 代理人 曹廷廷 (51)Int.Cl. H01L 27/02(2006.01) H01L 29/78(2006.01) H01L 21/336(2006.01) (54)发明名称 一种功率半导体器件及。

2、其制作方法、 沟槽版 图结构 (57)摘要 本发明提供的一种功率半导体器件及其制 作方法、 沟槽版图结构， 沟槽版图结构包括若干 相邻设置的沟槽单元， 沟槽单元包括第一部分、 第二部分和第三部分， 第一部分和第三部分设置 在第二部分的两侧， 第一部分和第三部分在垂直 于第二部分的延伸方向上的长度小于第二部分 在垂直于其延伸方向上的长度。 本发明通过第一 部分和第三部分在垂直于第二部分的延伸方向 上的长度小于第二部分在垂直于其延伸方向上 的长度， 使得在后续形成功率半导体器件时在其 两端的沟槽中无法沉积源极而仅能沉积形成栅 极， 从而使得沟槽单元的两端上可以直接引出栅 极， 从而节省了专门形成引。

3、出栅极的连接孔的区 域， 提高了功率半导体器件的有效面积利用率。 权利要求书2页 说明书6页 附图5页 CN 111370404 A 2020.07.03 CN 111370404 A 1.一种沟槽版图结构， 其特征在于， 包括若干相邻设置的沟槽单元， 所述沟槽单元包括 第一部分、 第二部分和第三部分， 所述第一部分和第三部分设置在所述第二部分沿其延伸 方向的两侧， 所述第一部分和第三部分在垂直于所述第二部分的延伸方向上的长度小于所 述第二部分在垂直于其延伸方向上的长度。 2.如权利要求1所述的沟槽版图结构， 其特征在于， 所述第二部分呈长条状， 所述第一 部分和第三部分形状相同， 且均为规则。

4、的二维图形。 3.如权利要求1所述的沟槽版图结构， 其特征在于， 所述第一部分和第三部分均为长方 形， 且尺寸相同。 4.一种功率半导体器件的制作方法， 其特征在于， 包括以下步骤： 步骤S1： 通过具有如权利要求1-3中任一项所述沟槽版图结构的掩模版为掩膜， 在半导 体衬底上形成若干沟槽； 步骤S2： 在所述沟槽中依次形成第一氧化层和源极， 所述第一氧化层覆盖了所述沟槽 的内壁， 所述源极填充了所述沟槽， 且所述第一氧化层的高度低于所述源极的高度， 并在所 述第一氧化层上方具有开口； 步骤S3： 在所述半导体衬底上形成第二氧化层， 所述第二氧化层包裹了所述源极， 并暴 露出所述第一氧化层， 。

5、使得所述第一氧化层上方具有开口； 步骤S4： 在所述开口处形成多晶硅层， 并以所述第二氧化层为掩膜， 刻蚀所述多晶硅 层， 以形成栅极， 从而形成功率半导体器件。 5.如权利要求4所述的功率半导体器件的制作方法， 其特征在于， 步骤S1具体包括： 通过具有若干所述沟槽单元的掩膜版为掩膜， 在半导体衬底上形成若干沟槽， 所述沟 槽在其延伸方向上的两端的宽度窄于所述沟槽沿其延伸方向上的中间位置上的宽度。 6.如权利要求5所述的功率半导体器件的制作方法， 其特征在于， 所述沟槽在其延伸方 向上的两端的宽度小于所述第一氧化层的厚度的两倍。 7.如权利要求4所述的功率半导体器件的制作方法， 其特征在于，。

6、 步骤S2具体包括以下 步骤： 在所述沟槽中沉积第一氧化层， 在所述沟槽其延伸方向上的中间位置处， 所述第一氧 化层覆盖所述沟槽的内壁上， 在所述沟槽沿其延伸方向上的两端处， 所述第一氧化层填充 了所述沟槽； 在所述沟槽中形成第一多晶硅层， 所述第一多晶硅层填充了所述沟槽的中间位置， 并 覆盖了所述半导体衬底上的第一氧化层； 刻蚀所述半导体衬底上的所述第一多晶硅层， 并保留所述沟槽的中间位置中的第一多 晶硅层， 以形成源极； 刻蚀所述半导体衬底上的所述第一氧化层， 并刻蚀了所述沟槽中部分深度的所述第一 氧化层， 使得所述第一氧化层的高度低于所述源极的高度， 并在所述第一氧化层上方具有 开口。 。

7、8.如权利要求7所述的功率半导体器件的制作方法， 其特征在于， 在所述沟槽沿其延伸 方向上的中间位置处存在源极， 在所述沟槽沿其延伸方向上的两端处没有源极。 9.一种功率半导体器件， 其特征在于， 由权利要求4-8中任一项所述的功率半导体器件 的制作方法制备而成， 包括沟槽。 权利要求书 1/2 页 2 CN 111370404 A 2 10.如权利要求9所述的功率半导体器件， 其特征在于， 在所述沟槽的两端， 所述功率半 导体器件由下至上包括第一氧化层、 第二氧化层和栅极。 权利要求书 2/2 页 3 CN 111370404 A 3 一种功率半导体器件及其制作方法、 沟槽版图结构 技术领域。

8、 0001 本发明涉及半导体集成电路制造领域， 特别涉及一种功率半导体器件及其制作方 法、 沟槽结构。 背景技术 0002 随着半导体器件的集成程度越来越高， 使得集成电路的间距也越来越小。 在功率 半导体器件中的屏蔽栅极沟槽(SGT， Split gate trench)的版图结构占用面积大， 使得功 率半导体器件的电路集成度较低， 同时在后续制备功率半导体器件时， 工艺步骤繁多， 使得 其工艺成本较高。 0003 因此， 需要一种沟槽版图结构， 以提高半导体器件的电路集成度， 同时简化功率半 导体器件的工艺步骤， 从而降低工艺成本。 发明内容 0004 本发明提供了一种功率半导体器件及其制。

9、作方法、 沟槽版图结构， 以解决上述问 题。 0005 本发明提供了一种沟槽版图结构， 包括若干相邻设置的沟槽单元， 所述沟槽单元 包括第一部分、 第二部分和第三部分， 所述第一部分和第三部分设置在所述第二部分沿其 延伸方向的两侧， 所述第一部分和第三部分在垂直于所述第二部分的延伸方向上的长度小 于所述第二部分在垂直于其延伸方向上的长度。 0006 可选的， 所述第二部分呈长条状， 所述第一部分和第三部分形状相同， 且均为规则 的二维图形。 0007 进一步的， 所述第一部分和第三部分均为长方形， 且尺寸相同。 0008 另一方面， 本发明提供一种功率半导体器件的制作方法， 包括以下步骤： 0。

10、009 步骤S1： 通过具有如权利要求1-3中任一项所述沟槽版图结构的掩模版为掩膜， 在 半导体衬底上形成若干沟槽； 0010 步骤S2： 在所述沟槽中依次形成第一氧化层和源极， 所述第一氧化层覆盖了所述 沟槽的内壁， 所述源极填充了所述沟槽， 且所述第一氧化层的高度低于所述源极的高度， 并 在所述第一氧化层上方具有开口； 0011 步骤S3： 在所述半导体衬底上形成第二氧化层， 所述第二氧化层包裹了所述源极， 并暴露出所述第一氧化层， 使得所述第一氧化层上方具有开口； 0012 步骤S4： 在所述开口处形成多晶硅层， 并以所述第二氧化层为掩膜， 刻蚀所述多晶 硅层， 以形成栅极， 从而形成功。

11、率半导体器件。 0013 可选的， 步骤S1具体包括： 0014 通过具有若干所述沟槽单元的掩膜版为掩膜， 在半导体衬底上形成若干沟槽， 所 述沟槽在其延伸方向上的两端的宽度窄于所述沟槽沿其延伸方向上的中间位置上的宽度。 0015 进一步的， 所述沟槽在其延伸方向上的两端的宽度小于所述第一氧化层的厚度的 说明书 1/6 页 4 CN 111370404 A 4 两倍。 0016 可选的， 步骤S2具体包括以下步骤： 0017 在所述沟槽中沉积第一氧化层， 在所述沟槽沿其延伸方向上的中间位置处， 所述 第一氧化层覆盖所述沟槽的内壁上， 在所述沟槽其延伸方向上的两端处， 所述第一氧化层 填充了所述。

12、沟槽； 0018 在所述沟槽中形成第一多晶硅层， 所述第一多晶硅层填充了所述沟槽的中间位 置， 并覆盖了所述半导体衬底上的第一氧化层； 0019 刻蚀所述半导体衬底上的所述第一多晶硅层， 并保留所述沟槽的中间位置中的第 一多晶硅层， 以形成源极； 0020 刻蚀所述半导体衬底上的所述第一氧化层， 并刻蚀了所述沟槽中部分深度的所述 第一氧化层， 使得所述第一氧化层的高度低于所述源极的高度， 并在所述第一氧化层上方 具有开口。 0021 进一步的， 在所述沟槽沿其延伸方向上的中间位置处存在源极， 在所述沟槽沿其 延伸方向上的两端处没有源极。 0022 再一方面， 本发明提供一种功率半导体器件， 由。

13、上述功率半导体器件的制作方法 制备而成， 包括沟槽。 0023 可选的， 在所述沟槽的两端， 所述功率半导体器件由下至上包括第一氧化层、 第二 氧化层和栅极。 0024 与现有技术相比， 本发明具有以下有益效果： 0025 本发明提供的一种功率半导体器件及其制作方法、 沟槽版图结构， 所述沟槽版图 结构包括若干相邻设置的沟槽单元， 所述沟槽单元包括第一部分、 第二部分和第三部分， 所 述第一部分和第三部分设置在所述第二部分沿其延伸方向的两侧， 所述第一部分和第三部 分在垂直于所述第二部分的延伸方向上的长度小于所述第二部分在垂直于其延伸方向上 的长度。 本发明通过所述第一部分和第三部分在垂直于所。

14、述第二部分的延伸方向上的长度 小于所述第二部分在垂直于其延伸方向上的长度， 使得在后续形成功率半导体器件时在其 两端的沟槽中无法沉积源极而仅能沉积形成栅极， 从而使得沟槽单元的两端上可以直接引 出栅极， 从而节省了专门形成引出栅极的连接孔的区域， 提高了功率半导体器件的有效面 积利用率。 0026 本发明提供的一种功率半导体器件的制作方法， 在所述沟槽的两端处的开口具有 栅极， 但是不具有源极， 使得可以在沟槽的两端处直接设置连接孔以将上述栅极引出， 无需 专门的区域设置连接空， 从而节省了专门设置连接孔的区域， 提高了功率半导体器件的有 效面积利用率。 同时， 由于在所述沟槽的两端处的开口具。

15、有栅极， 但是不具有源极， 降低了 由于栅极与源极连桥的风险， 因此可以在该处连接孔， 进而节省了定义连接孔连接栅极的 区域的掩模版， 还减少了工序， 降低了工艺成本。 附图说明 0027 图1为现有技术中SGT版图结构的结构示意图； 0028 图2为现有技术中功率半导体器件的结构示意图； 0029 图3为本发明一实施例的沟槽版图结构的结构示意图； 说明书 2/6 页 5 CN 111370404 A 5 0030 图4为本发明一实施例的功率半导体器件的制作方法的流程示意图； 0031 图5a-5f为本发明一实施例的功率半导体器件的制作方法的各步骤的结构示意 图。 0032 附图标记说明： 0。

16、033 图1-2中： 0034 10-沟槽单元； A-预设区域； 0035 图3- 0036 100-沟槽单元； 110-第一部分； 120-第二部分； 130-第三部分； 0037 100 -沟槽； 0038 200-半导体衬底； 0039 310-第一氧化层； 320-第二氧化层； 0040 410-源极； 420-栅极。 具体实施方式 0041 如图1所示， 现有技术中的SGT版图结构的各沟槽单元10呈长条状， 该结构的SGT在 后续形成功率半导体器件(如图2所示)时， 由于功率半导体器件的栅极的宽度较窄， 这就需 要预留出专门的预设区域A来设置连接孔， 以将栅极引出， 整个过程中需要专。

17、门的光罩来定 义该预设区域A， 其工艺成本较高， 同时该功率半导体器件的有效面积利用率较低。 0042 基于上述研究， 本发明提供的一种功率半导体器件及其制作方法、 沟槽版图结构， 所述沟槽版图结构包括若干相邻设置的沟槽单元， 所述沟槽单元包括第一部分、 第二部分 和第三部分， 所述第一部分和第三部分设置在所述第二部分沿其延伸方向的两侧， 所述第 一部分和第三部分在垂直于所述第二部分的延伸方向上的长度小于所述第二部分在垂直 于其延伸方向上的长度。 本发明通过所述第一部分和第三部分在垂直于所述第二部分的延 伸方向上的长度小于所述第二部分在垂直于其延伸方向上的长度， 使得在后续形成功率半 导体器件。

18、时在其两端的沟槽中无法沉积源极而仅能沉积形成栅极， 从而使得沟槽单元的两 端上可以直接引出栅极， 从而节省了专门形成引出栅极的连接孔的区域， 提高了功率半导 体器件的有效面积利用率。 0043 本发明提供的一种功率半导体器件的制作方法， 在所述沟槽的两端处的开口具有 栅极， 但是不具有源极， 使得可以在沟槽的两端处直接设置连接孔以将上述栅极引出， 无需 专门的区域设置连接空， 从而节省了专门设置连接孔的区域， 提高了功率半导体器件的有 效面积利用率。 同时， 由于在所述沟槽的两端处的开口具有栅极， 但是不具有源极， 降低了 由于栅极与源极连桥的风险， 因此可以在该处连接孔， 进而节省了定义连接。

19、孔连接栅极的 区域的掩模版， 还减少了工序， 降低了工艺成本。 0044 以下将对本发明的一种功率半导体器件及其制作方法、 沟槽版图结构作进一步的 详细描述。 下面将参照附图对本发明进行更详细的描述， 其中表示了本发明的优选实施例， 应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。 因 此， 下列描述应当被理解为对于本领域技术人员的广泛知道， 而并不作为对本发明的限制。 0045 为了清楚， 不描述实际实施例的全部特征。 在下列描述中， 不详细描述公知的功能 和结构， 因为它们会使本发明由于不必要的细节而混乱。 应当认为在任何实际实施例的开 说明书 3/6 页 6 C。

20、N 111370404 A 6 发中， 必须做出大量实施细节以实现开发者的特定目标， 例如按照有关系统或有关商业的 限制， 由一个实施例改变为另一个实施例。 另外， 应当认为这种开发工作可能是复杂和耗费 时间的， 但是对于本领域技术人员来说仅仅是常规工作。 0046 为使本发明的目的、 特征更明显易懂， 下面结合附图对本发明的具体实施方式作 进一步的说明。 需说明的是， 附图均采用非常简化的形式且均使用非精准的比率， 仅用以方 便、 明晰地辅助说明本发明实施例的目的。 0047 图3为本实施例的沟槽版图结构的结构示意图。 如图3所示， 本实施例提供了一种 沟槽版图结构， 所述沟槽版图结构例如是。

21、屏蔽栅极沟槽(SGT， Split gate trench)版图结 构。 所述沟槽版图结构包括若干相邻设置的沟槽单元100， 每个所述沟槽单元100例如是包 括第一部分110、 第二部分120和第三部分130， 所述第一部分110和第三部分130设置在所述 第二部分120的两侧， 具体的， 所述第二部分120例如是呈长条状， 所述第一部分110和第三 部分130沿所述第二部分120的延伸方向设置在所述第二部分120的两侧， 且所述第一部分 110和第三部分130例如是形状相同， 例如均是规则的二维图形， 具体例如是长方形、 圆形、 多边形等等， 尺寸相同。 当然， 所述第一部分110和第三部分。

22、130也可以形状不同， 尺寸不同。 在本实施例中， 所述第一部分110和第三部分130例如是长方形。 所述第一部分110和第三部 分130在垂直于所述第二部分120的延伸方向上的长度小于所述第二部分120在垂直于其延 伸方向上的长度， 使得所述沟槽单元100在其延伸方向上的两端(即所述第一部分110和第 三部分130处)窄于其中间部分(即所述第二部分120)的宽度， 使得在后续形成功率半导体 器件时在其两端的沟槽中无法沉积源极而仅能沉积形成栅极， 从而使得沟槽单元100的两 端上可以直接引出栅极， 从而节省了专门形成引出栅极的连接孔的区域， 提高了功率半导 体器件的有效面积利用率。 0048 。

23、图4为本实施例的功率半导体器件的制作方法的流程示意图。 如图4所示， 本实施 例还提供了一种功率半导体器件的制作方法， 包括以下步骤： 0049 步骤S1： 通过具有所述沟槽版图结构的掩模版为掩膜， 在半导体衬底上形成若干 沟槽； 0050 步骤S2： 在所述沟槽中依次形成第一氧化层和源极， 所述第一氧化层覆盖了所述 沟槽的内壁， 所述源极填充了所述沟槽， 且所述第一氧化层的高度低于所述源极的高度， 并 在所述第一氧化层上方具有开口； 0051 步骤S3： 在所述半导体衬底上形成第二氧化层， 所述第二氧化层包裹了所述源极， 并暴露出所述第一氧化层， 使得所述第一氧化层上方具有开口； 0052 。

24、步骤S4： 在所述开口处形成多晶硅层， 并以所述第二氧化层为掩膜， 刻蚀所述多晶 硅层， 以形成栅极， 从而形成功率半导体器件。 0053 下面结合图4-5f对本实施例提供的一种功率半导体器件的制作方法进行详细说 明。 0054 如图5a和图5b所示， 首先执行步骤S1， 通过具有所述沟槽版图结构的掩模版为掩 膜， 在半导体衬底200上形成若干沟槽100 。 具体的， 通过具有若干所述沟槽单元100的掩膜 版为掩膜， 在半导体衬底200上形成若干沟槽100 ， 所述沟槽100 在其延伸方向上的两端的 宽度(垂直于所述沟槽100 伸方向上的长度)窄于中间位置上的宽度。 具体的， 如图5a所示， 。

25、所述沟槽100 在其延伸方向上的两端的宽度小于两倍所述第一氧化层的厚度。 如图5b所 说明书 4/6 页 7 CN 111370404 A 7 示， 所述沟槽100 在其延伸方向上的两端之间(所述沟槽100 的中间位置)的宽度大于两倍 所述第一氧化层的厚度。 在本实施例中， 所述沟槽100 例如是屏蔽栅极沟槽。 0055 如图5c-5d所示， 接着执行步骤S2， 在所述沟槽100 中依次形成第一氧化层310和 源极410， 所述第一氧化层310覆盖了所述沟槽100 的内壁， 所述源极410填充了所述沟槽 100 ， 且所述第一氧化层310的高度低于所述源极410的高度。 0056 本步骤具体包。

26、括以下步骤： 0057 首先， 在所述沟槽100 中沉积第一氧化层310， 所述第一氧化层310覆盖所述沟槽 100 的内壁上， 此时， 如图5c所示， 由于所述沟槽100 在其延伸方向上的两端的宽度小于两 倍所述第一氧化层310的厚度， 使得沟槽100 的开口被沟槽100 的开口处的侧壁上的第一 氧化层310封堵， 从而使得后续在所述沟槽中形成源极时， 在所述沟槽100 在其延伸方向上 的两端处无法形成源极。 如图5d所示， 在所述沟槽100 的中间位置上的沟槽100 中， 所述第 一氧化层310覆盖所述沟槽100 的内壁， 其截面呈U型。 所述第一氧化层310还覆盖了所述半 导体衬底200。

27、。 0058 接着， 在所述沟槽100 中形成第一多晶硅层， 所述第一多晶硅层填充了所述沟槽 100 ， 并覆盖了半导体衬底200上的第一氧化层310。 此时， 如图5d所示， 只有所述沟槽100 的中间位置填充了所述第一多晶硅层， 如图5c所示， 在所述沟槽100 的两端处没有填充到 所述第一多晶硅层。 0059 接着， 刻蚀所述半导体衬底200上的所述第一多晶硅层， 并保留所述沟槽100 中的 第一多晶硅层， 以形成源极410。 在该步骤中， 由于源极仅在所述沟槽100 的中间位置形成。 0060 接着， 刻蚀所述半导体衬底200上的所述第一氧化层310， 并刻蚀了所述沟槽100 中部分深。

28、度的所述第一氧化层310， 使得所述第一氧化层310上方具有开口。 本步骤中， 在所 述沟槽100 的两端处由于该区域的沟槽被第一氧化层310填充， 如图5c所示， 在刻蚀部分深 度的所述第一氧化层310时， 在所述沟槽100 的两端处没有源极410， 此处仅形成了一个与 所述沟槽100 的两端形状相近的开口， 以在后续工艺中， 在所述沟槽100 的两端处的第一 氧化层上仅形成了栅极420； 如图5d所示， 在所述沟槽100 的中间位置上存在源极， 且第一 氧化层310包围了所述源极410， 在刻蚀部分深度的所述第一氧化层310时， 此处的开口呈环 状， 以在后续工艺中， 在所述沟槽100 的。

29、中间位置上形成了栅极420和源极410， 所述栅极 420呈环形包围所述源极410。 0061 接着执行步骤S3， 在所述半导体衬底200上形成第二氧化层320， 所述第二氧化层 320包裹了暴露出的所述源极410， 并暴露出所述第一氧化层310， 使得所述第一氧化层310 上方具有开口， 此时， 所述第二氧化层320作为源极410与后面形成的栅极410之间的隔离 层， 其还在所述开口的硅侧壁上形成栅氧化层， 也就是说， 所述所述第二氧化层320还覆盖 了所述开口的硅侧壁。 0062 如图5e和图5f所示， 接着执行步骤S4， 在所述开口处形成第二多晶硅层， 并以所述 第二氧化层320为掩膜，。

30、 刻蚀所述第二多晶硅层， 以形成栅极420， 从而形成功率半导体器 件。 0063 在本步骤中， 如图5e所示， 在所述沟槽100 的两端处的开口具有栅极多晶硅层， 但 是不具有源极， 使得可以在沟槽100 的两端处直接设置连接孔以将上述栅极引出， 无需专 门的区域设置连接空， 从而节省了专门设置连接孔的区域， 提高了功率半导体器件的有效 说明书 5/6 页 8 CN 111370404 A 8 面积利用率。 同时， 由于在所述沟槽的两端处的开口具有栅极， 但是不具有源极， 降低了由 于栅极与源极连桥的风险， 因此可以在该处连接孔， 进而节省了定义连接孔连接栅极的区 域的掩模版， 还减少了工序。

31、， 降低了工艺成本。 如图5f所示， 在所述沟槽100 的中间位置上， 所述栅极420与所述源极410被所述第二氧化层320隔离。 0064 本实施例还提供了一种功率半导体器件， 有上述方法制备而成。 如图5e所示， 该功 率半导体器件的沟槽的两端由下至上仅包括第一氧化层310、 第二氧化层320和栅极420。 如 图5f所示， 在沟槽的中间位置包括覆盖上述沟槽的第一氧化层310， 以及由下至上依次包括 源极410、 第二氧化层320和栅极420， 所述第一氧化层310包裹所述源极410的侧壁。 所述栅 极420和源极410在所述沟槽中呈飞机状。 0065 综上， 本发明提供的一种功率半导体器。

32、件及其制作方法、 沟槽版图结构， 所述沟槽 版图结构包括若干相邻设置的沟槽单元， 所述沟槽单元包括第一部分、 第二部分和第三部 分， 所述第一部分和第三部分设置在所述第二部分的两侧， 所述第一部分和第三部分在垂 直于所述第二部分的延伸方向上的长度小于所述第二部分在垂直于其延伸方向上的长度。 本发明通过所述第一部分和第三部分在垂直于所述第二部分的延伸方向上的长度小于所 述第二部分在垂直于其延伸方向上的长度， 使得在后续形成功率半导体器件时在其两端的 沟槽中无法沉积源极而仅能沉积形成栅极， 从而使得沟槽单元的两端上可以直接引出栅 极， 从而节省了专门形成引出栅极的连接孔的区域， 提高了功率半导体器。

33、件的有效面积利 用率。 0066 本发明提供的一种功率半导体器件的制作方法， 在所述沟槽的两端处的开口具有 栅极， 但是不具有源极， 使得可以在沟槽的两端处直接设置连接孔以将上述栅极引出， 无需 专门的区域设置连接空， 从而节省了专门设置连接孔的区域， 提高了功率半导体器件的有 效面积利用率。 同时， 由于在所述沟槽的两端处的开口具有栅极， 但是不具有源极， 降低了 由于栅极与源极连桥的风险， 因此可以在该处连接孔， 进而节省了定义连接孔连接栅极的 区域的掩模版， 还减少了工序， 降低了工艺成本。 0067 此外， 需要说明的是， 除非特别说明或者指出， 否则说明书中的术语 “第一” 、“第 。

34、二” 等的描述仅仅用于区分说明书中的各个组件、 元素、 步骤等， 而不是用于表示各个组件、 元素、 步骤之间的逻辑关系或者顺序关系等。 0068 可以理解的是， 虽然本发明已以较佳实施例披露如上， 然而上述实施例并非用以 限定本发明。 对于任何熟悉本领域的技术人员而言， 在不脱离本发明技术方案范围情况下， 都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰， 或修改为等 同变化的等效实施例。 因此， 凡是未脱离本发明技术方案的内容， 依据本发明的技术实质对 以上实施例所做的任何简单修改、 等同变化及修饰， 均仍属于本发明技术方案保护的范围 内。 说明书 6/6 页 9 CN 111370404 A 9 图1 图2 说明书附图 1/5 页 10 CN 111370404 A 10 图3 图4 说明书附图 2/5 页 11 CN 111370404 A 11 图5a 图5b 说明书附图 3/5 页 12 CN 111370404 A 12 图5c 图5d 说明书附图 4/5 页 13 CN 111370404 A 13 图5e 图5f 说明书附图 5/5 页 14 CN 111370404 A 14 。