FPGA可编程逻辑单元测试设备及使用方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010264339.8 (22)申请日 2020.04.07 (71)申请人 华北水利水电大学 地址 450011 河南省郑州市金水区北环路 36号 (72)发明人 段爱霞段美霞段艳玲黄永志 江勇杨媚白娟姚淑霞 (74)专利代理机构 郑州联科专利事务所(普通 合伙) 41104 代理人 王聚才 (51)Int.Cl. G01R 31/317(2006.01) G01R 31/3181(2006.01) G05B 23/02(2006.01) (54)发明名称 一种FPGA可。

2、编程逻辑单元测试设备及使用 方法 (57)摘要 本发明的目的是提供一种FPGA可编程逻辑 单元测试设备及使用方法， 用于对FPGA芯片中的 CLB进行功能和性能的全覆盖测试且实现测试系 统的低成本、 小型化， 基于PCIE工控机平台， 在工 控机内部集成3UPCIE电源模块作为待测FPGA的 CLB测试时候的可控电源用于电源方面参数测 试； 3UPCIE示波器模块测试CLB交直流模拟参 数； 在CLB测试板载硬件平台上的激励FPGA内部 集成误码测试模块以满足CLB功能测试需求； 利 用激励FPGA内部的时钟模块产生可变时钟， 满足 CLB测试时对参考时钟的需求从而完成对FPGA上 CLB的全。

3、功能、 全性能测试， 实现测试的低成本、 小型化。 权利要求书2页 说明书6页 附图2页 CN 111366841 A 2020.07.03 CN 111366841 A 1.一种FPGA可编程逻辑单元测试设备， 其特征在于： 包括NI PCIE 工控机、 用于CLB电 源拉偏测试、 动态、 静态功耗测试的电源模块、 用于CLB交流时间参数测试的示波器模块、 CLB测试板载硬件平台， 所述NI PCIE 工控机的输出端与CLB测试板载硬件平台的输入端连 接， 所述CLB测试板载硬件平台包括测试PCB、 板上电源、 激励FPGA、 有源晶振、 DDR3缓存， 待 测FPGA夹具， 所述板上电源、。

4、 激励FPGA、 有源晶振、 DDR3缓存、 待测FPGA夹具设置在测试PCB 上与测试PCB连接， 所述板上电源为除去待测试FPGA的整个测试PCB上的电路提供电源， 所 述电源模块的输入端与NI PCIE 工控机的输出端连接， 所述电源模块的输出端与待测FPGA 夹具的输入端连接， 所述示波器模块的输入端与待测FPGA的输出端连接， 所述示波器模块 的输出端与NI PCIE 工控机的输入端连接。 2.根据权利要求1所述的一种FPGA可编程逻辑单元测试设备， 其特征在于： 所述NI PCIE 工控机的输出端通过PCIE延长线与CLB测试板载硬件平台的输入端连接。 3.根据权利要求1所述的一种。

5、FPGA可编程逻辑单元测试设备， 其特征在于： 所述CLB测 试板载硬件平台为多个， 最多4个测试平台， 所述NI PCIE 工控机的输出端与多块CLB测试 板载硬件平台的输入端分别连接。 4.根据权利要求1或3所述的一种FPGA可编程逻辑单元测试设备， 其特征在于： 所述待 测FPGA夹具为多个， 最多4个测试夹具， 所述测试PCB同时与多块待测FPGA夹具连接。 5.根据权利要求1所述的一种FPGA可编程逻辑单元测试设备， 其特征在于： 所述电源模 块为3U PCIE 4X电源模块。 6.根据权利要求1所述的一种FPGA可编程逻辑单元测试设备， 其特征在于： 所述示波器 模块为3U PCI。

6、E 4X示波器模块。 7.根据权利要求1所述的一种FPGA可编程逻辑单元测试设备， 其特征在于： 所述示波器 模块通过SMA低损耗同轴线缆与测试PCB连接。 8.根据权利要求1所述的一种FPGA可编程逻辑单元测试设备， 其特征在于： 所述激励 FPGA包括用于产生并处理传输层数据包,流控制管理， 初始化、 电源管理， 数据保护， 错误检 查及重试， 串行化， 去串行化功能的PCIE IP核模块、 用于事物层数据传输内容以及配置空 间信息的PCIE APP模块、 用于对PCIE APP模块的地址总线进行译码， 产生不同的地址片选 信号的地址编码模块、 利用激励FPGA内部的时钟硬核资源产生频率可。

7、调的激励时钟的时钟 模块、 用于解析CPU控制命令的CLB测试FPGA状态机模块、 用于控制DDR3缓存， 实现对待测试 FPGA测试用例的缓存的DDR3控制模块、 用于发生误码和接收误码的误码测试模块， 所述误 码测试模块包括误码发生模块和误码接收模块、 用于节省激励FPGA的IO脚的主串配置控制 器模块、 用于产生测试用例所需输入测试向量的测试向量发生模块。 9.一种如权利要求1所述的FPGA可编程逻辑单元测试设备的使用方法， 其特征在于， 包 括以下步骤： S1： 将NI PCIE 工控机初始化， 初始化电源模块， 关闭待测试FPGA的电源， 初始化示波 器模块， 将示波器模块设置为为直。

8、流耦合、 输入阻抗为1M、 自动测试方式， 将激励FPGA上电 后通过配置芯片完成配置过程， 在激励FPGA内部通过PCIE IP核模块与工控机进行交互工 作， 完成整个系统的初始化过程； S2： 设定需要测试的项目， 选择对应测试用例下载到激励FPGA的DDR3芯片中； S3： 设置电源模块输出待测试FPGA所需要的1.2V， 1.0V， 1.8V， 3.3V， 2.5V电源,设置示 权利要求书 1/2 页 2 CN 111366841 A 2 波器模块的触发电平、 采样频率； S4： 对被测FPGA进行所选项目的测试； S4.1： 对被测FPGA进行所选项目的功能测试， 激励FPGA以串行。

9、方式配置DDR3缓存中的 测试用例到待测FPGA芯片中， 然后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时 钟模块根据测试需求产生特定频率时钟， 在该时钟频率下， 误码测试模块的误码发生模块 产生的PRBS序列作为待测试FPGA的激励输入， 该序列在待测试FPGA的测试用例中处理后， 输出串行序列， 串行序列输出到误码测试模块的误码接收模块， 通过在用户定义时间段内 误码测试模块有无误码来确定是否通过该频率下的功能测试； S4.2： 对被测FPGA进行所选项目的性能测试； S4.2.1： 对被测FPGA进行所选项目的最大工作频率方面的性能测试,激励FPGA以串行 方式配置DD。

10、R3缓存中测试用例到待测试FPGA中， 然后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时钟模块根据测试需求产生不同时钟， 时钟按照最大频率设计指标进行折 半发生， 在该时钟频率下， 误码测试模块的误码发生模块产生PRBS序列作为待测试FPGA的 激励输入， 该序列在待测试FPGA测试用例处理后， 输出到误码测试模块的误码接收模块， 通 过在用户定义时间段内误码测试模块有无误码来确定是否通过该频率下的功能测试； S4.2.2: 对被测FPGA进行所选项目的输出延迟时间、 占空比、 输出上升、 下降时间方面 的性能测试， 激励FPGA以串行方式配置DDR3缓存中测试用例到待测试F。

11、PGA中， 然后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时钟模块根据测试需求产生50M时钟作为待测 试FPGA的激励输入， 将待测试FPGA的测试用例通过SMA连接线发送至到示波器模块， 读取示 波器模块上的时间参数； S5： 根据测试项目和测试项目对应的判决标准， 判断测试过程为正常或异常， 正常时， 继续测试， 异常时， 根据判决标准确定退出或忽略； S6： 保存测试记录， 跳转到第2步， 继续下一个项目直至测试全部完成。 权利要求书 2/2 页 3 CN 111366841 A 3 一种FPGA可编程逻辑单元测试设备及使用方法 技术领域 0001 本发明属于FPGA测。

12、试领域， 具体涉及一种FPGA可编程逻辑单元测试设备及使用方 法。 背景技术 0002 FPGA中90%以上的逻辑功能都是由CLB完成的。 可编程逻辑单元测试包括功能测试 和性能测试， CLB的功能测试包括： SLICEM中的LUT （16位寄存器， SRLC16） 功能测试、 SLICEM 中的分布式RAM和存储器(单端口32X1位RAM， 双端口16X2位RAM)功能测试、 只读存储器 （ROM128X1） 功能测试、 触发器 （D触发器/电平锁存器） 、 进位链测试、 SRL级联测试等。 性能测 试包括直流参数， 交流参数测试， 所有功能正常工作的极限参数测试。 0003 通常FPGA芯。

13、片流片回来后需要对FPGA芯片进行功能和性能的全覆盖测试， 芯片的 测试是FPGA芯片设计生产中相当重要的环节， 芯片的测试有多种方案， 例如搭建电路板连 接专项测试仪器进行特定方面的功能和性能测试， 使用专业的自动测试仪ATE 进行测试， 或者利用FPGA 与芯片连接测试等等。 0004 在FPGA的CLB测试中包括的测试项目有： 移位寄存器、 D触发器、 最大工作频率， 模 块功耗， 每个项目需要对功能和性能两个方面进行测试， 除去功能测试外， 性能测试中的交 流参数， 如上升时间、 下降时间、 传输延迟时间是设计人员更关心的， 由于ATE测试交直流参 数设计原理是采用比较器的方式来对测试。

14、参数进行判决， 并不能够满足CLB交直流参数测 试的需求， ATE是比较器， 给定的是一个空间范围， 输出的是判据结果， 不是直接测量出来的 一个确定数值， 所以不能够直接测试CLB的直接交直流参数。 此阶段采用分离测试仪器可 以完全覆盖CLB 全功能和全性能测试。 但与此同时为了完整的测试CLB功能和性能， 需要重 复下载FPGA用例， 测试不同的参数， 需要选用不同的测试仪器进行测试。 这种测试方式导致 CLB测试时存在测试时间过长， 接线复杂， 测试成本过高的问题。 发明内容 0005 本发明的目的是提供一种FPGA可编程逻辑单元测试设备及使用方法， 用于对FPGA 芯片中的CLB进行功。

15、能和性能的全覆盖测试且实现测试系统的低成本、 小型化。 0006 本发明解决其技术问题的技术方案为： 一种FPGA可编程逻辑单元测试设备， 包括 NI PCIE 工控机、 用于CLB电源拉偏测试、 动态、 静态功耗测试的电源模块、 用于CLB交流时 间参数测试的示波器模块、 CLB测试板载硬件平台、 板上电源、 激励FPGA、 有源晶振、 DDR3缓 存， 待测FPGA， 所述NI PCIE 工控机的输出端与CLB测试板载硬件平台的输入端连接， 所述 板上电源、 激励FPGA、 有源晶振、 DDR3缓存、 待测FPGA设置在CLB测试板载硬件平台上与CLB 测试板载硬件平台连接， 所述板上电源。

16、为除去待测试FPGA的整个CLB测试板载硬件平台上 的电路提供电源， 所述电源模块的输入端与NI PCIE 工控机的输出端连接， 所述电源模块 的输出端与待测FPGA的输入端连接， 所述示波器模块的输入端与待测FPGA的输出端连接， 所述示波器模块的输出端与NI PCIE 工控机的输入端连接。 说明书 1/6 页 4 CN 111366841 A 4 0007 为了不局限于工控机内部空间， 方便测试， 所述NI PCIE 工控机的输出端通过 PCIE延长线与CLB测试板载硬件平台的输入端连接。 0008 为了同时对多块被测FPGA进行测试， 所述NI PCIE 工控机的输出端与多块CLB测 试。

17、板载硬件平台的输入端连接， 最多同时支持4个CLB测试平台。 0009 为了同时对多块被测FPGA进行测试， 所述CLB测试板载硬件平台同时与多块待测 FPGA连接， 最多一个测试平台上安装4个测试夹具。 0010 所述电源模块为3U PCIE 4X电源模块， 为CLB测试板载硬件平台上的待测FPGA提 供所需要的电源， 包括1.2V， 1.0V， 3.3V， 2.5V， 通过软件配置控制待测试FPGA的电源加电顺 序， 调整电源偏离， 对不同电源进行拉偏测试， 可以测试CLB模块的正常电源工作范围。 并可 用于测试模块电路的漏流、 静态和动态功耗， 电源模块通过安防连接线与待测试FPGA模块。

18、 电源接口连接。 0011 所述示波器模块为3U PCIE 4X示波器模块， 实现对交流参数的测试， 通过编程实 现CLB在各种逻辑组合功能下的传输时延， 信号上升， 下降时间等时域方面的特性参数等测 试。 0012 为了降低损耗以及便于阻抗匹配， 所述示波器模块通过SMA低损耗同轴线缆与CLB 测试板载硬件平台连接。 0013 所述激励FPGA包括用于产生并处理传输层数据包,流控制管理， 初始化、 电源管 理， 数据保护， 错误检查及重试， 串行化， 去串行化功能的PCIE IP核模块、 用于事物层数据 传输内容以及配置空间信息的PCIE APP模块、 用于对PCIE APP模块的地址总线进。

19、行译码， 产生不同的地址片选信号的地址编码模块、 利用激励FPGA内部的时钟硬核资源产生频率可 调的激励时钟的时钟模块、 用于解析CPU控制命令的CLB测试FPGA状态机模块、 用于控制 DDR3缓存， 实现对待测试FPGA测试用例的缓存的DDR3控制模块、 用于发生误码和接收误码 的误码测试模块， 所述误码测试模块包括误码发生模块和误码接收模块、 用于节省激励 FPGA的IO脚的主串配置控制器模块、 用于产生测试用例所需输入测试向量的测试向量发生 模块。 0014 一种FPGA可编程逻辑单元测试设备的使用方法， 其特征在于， 包括以下步骤： S1： 将NI PCIE 工控机初始化， 初始化电。

20、源模块， 关闭待测试FPGA的电源， 初始化示波 器模块， 将示波器模块设置为直流耦合、 输入阻抗为1M、 自动测试方式， 将激励FPGA上电后 通过配置芯片完成配置过程， 在激励FPGA内部通过PCIE IP核模块与工控机进行交互工作， 完成整个系统的初始化过程； S2： 设定需要测试的项目， 选择对应测试用例下载到激励FPGA的DDR3芯片中； S3： 设置电源模块输出待测试FPGA所需要的1.2V， 1.0V， 1.8V， 3.3V， 2.5V电源,设置示 波器模块的触发电平、 采样频率； S4： 对被测FPGA进行所选项目的测试； S4.1： 对被测FPGA进行所选项目的功能测试， 激。

21、励FPGA以串行方式配置DDR3缓存中的 测试用例到待测FPGA芯片中， 然后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时 钟模块根据测试需求产生特定频率时钟， 在该时钟频率下， 误码测试模块的误码发生模块 产生的PRBS序列作为待测试FPGA的激励输入， 该序列在待测试FPGA的测试用例中处理后， 输出串行序列， 串行序列输出到误码测试模块的误码接收模块， 通过在用户定义时间段内 说明书 2/6 页 5 CN 111366841 A 5 误码测试模块有无误码来确定是否通过该频率下的功能测试； S4.2： 对被测FPGA进行所选项目的性能测试； S4.2.1： 对被测FPGA。

22、进行所选项目的最大工作频率方面的性能测试,激励FPGA以串行 方式配置DDR3缓存中测试用例到待测试FPGA中， 然后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时钟模块根据测试需求产生不同时钟， 时钟按照最大频率设计指标进行折 半发生， 在该时钟频率下， 误码测试模块的误码发生模块产生PRBS序列作为待测试FPGA的 激励输入， 该序列在待测试FPGA测试用例处理后， 输出到误码测试模块的误码接收模块， 通 过在用户定义时间段内误码测试模块有无误码来确定是否通过该频率下的功能测试； S4.2.2: 对被测FPGA进行所选项目的输出延迟时间、 占空比、 输出上升、 下降时间方面。

23、 的性能测试， 激励FPGA以串行方式配置DDR3缓存中测试用例到待测试FPGA中， 然后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时钟模块根据测试需求产生50M时钟作为待测 试FPGA的激励输入， 将待测试FPGA的测试用例通过SMA连接线发送至到示波器模块， 读取示 波器模块上的时间参数； S5： 根据测试项目和测试项目对应的判决标准， 判断测试过程为正常或异常， 正常时， 继续测试， 异常时， 根据判决标准确定退出或忽略； S6： 保存测试记录， 跳转到第2步， 继续下一个项目直至测试全部完成。 0015 本发明的有益效果为： 基于PCIE工控机平台， 在工控机内部集成。

24、3U PCIE电源模块 作为待测FPGA的CLB测试时候的可控电源用于电源方面参数测试； 3U PCIE示波器模块测试 CLB交直流模拟参数； 在CLB测试板载硬件平台上的激励FPGA内部集成误码测试模块以满足 CLB功能测试需求； 利用激励FPGA内部的时钟模块产生可变时钟， 满足CLB测试时对参考时 钟的需求从而完成对FPGA上CLB的全功能、 全性能测试， 实现测试的低成本、 小型化。 附图说明 0016 图1是本发明的硬件结构图。 0017 图2是本发明的测试流程图。 具体实施方式 0018 下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完 整地描述。 基于本。

25、发明中的实施例， 本领域普通技术人员在没有做出创造性劳动前提下所 获得的所有其他实施例， 都属于本发明保护的范围。 0019 如图1所示， 本发明包括NI PCIE 工控机、 用于CLB电源拉偏测试、 动态、 静态功耗 测试的电源模块、 用于CLB交流时间参数测试的示波器模块、 CLB测试板载硬件平台、 板上电 源、 激励FPGA、 有源晶振、 DDR3缓存， 待测FPGA， 所述NI PCIE 工控机的输出端与CLB测试板 载硬件平台的输入端连接， 所述板上电源、 激励FPGA、 有源晶振、 DDR3缓存、 待测FPGA设置在 CLB测试板载硬件平台上与CLB测试板载硬件平台连接， 所述板上。

26、电源为除去待测试FPGA的 整个CLB测试板载硬件平台上的电路提供电源， 所述电源模块的输入端与NI PCIE 工控机 的输出端连接， 所述电源模块的输出端与待测FPGA的输入端连接， 所述示波器模块的输入 端与待测FPGA的输出端连接， 所述示波器模块的输出端与NI PCIE 工控机的输入端连接。 0020 为了不局限于工控机内部空间， 方便测试， 所述NI PCIE 工控机的输出端通过 说明书 3/6 页 6 CN 111366841 A 6 PCIE延长线与CLB测试板载硬件平台的输入端连接， PCIE延长线为两端都为 1X的PCIE 金 手指接口的半柔性高速线缆。 0021 为了同时对。

27、多块被测FPGA进行测试， 所述NI PCIE 工控机的输出端与多块CLB测 试板载硬件平台的输入端连接， 最多支持4块CLB测试板载硬件平台。 0022 为了同时对多块被测FPGA进行测试， 所述CLB测试板载硬件平台同时与多块待测 FPGA连接， 最多支持4块FPGA芯片。 0023 所述电源模块为3U PCIE 4X电源模块， 为CLB测试板载硬件平台上的待测FPGA提 供所需要的电源， 包括1.2V， 1.0V， 3.3V， 2.5V， 通过软件配置控制待测试FPGA的电源加电顺 序， 调整电源偏离， 对不同电源进行拉偏测试， 可以测试CLB模块的正常电源工作范围。 并可 用于测试模块。

28、电路的漏流、 静态和动态功耗， 电源模块通过安防连接线与待测试FPGA模块 电源接口连接。 0024 所述示波器模块为3U PCIE 4X示波器模块， 实现对交流参数的测试， 通过编程实 现CLB在各种逻辑组合功能下的传输时延， 信号上升， 下降时间等时域方面的特性参数等测 试。 0025 为了降低损耗以及便于阻抗匹配， 所述示波器模块通过SMA低损耗同轴线缆与CLB 测试板载硬件平台连接。 0026 本发明中CLB测试板载硬件平台采用16层FR4基材制造实现测试PCB上的板上电 源、 激励FPGA、 有源晶振、 DDR3缓存、 待测FPGA之间的布线和电气连接或电绝缘， 提供所要求 的电气特。

29、性， 板上电源为整个CLB测试板载硬件平台上的电路 （除去待测试FPGA） 提供所需 要的各种电源， 板上电源由PCIE 1X总线上的12V电源提供总的电源输入， 经变压后产生 1.0V， 1.5V， 2.5V电源， 12V输入由CLB测试板载硬件平台上的TPS56121_DQP_22提供1.0V 电 源， TPS54231DR提供1.5V电源， TPS54620RGY提供2.5V电源， PCIE 1X总线提供3.3V电源。 0027 实际应用中， 本CLB测试板载硬件平台上包括四套待测FPGA夹具。 0028 还包括外部电源接口电路， 外部电源接口电路提供待测试FPGA电源， 由3U PCI。

30、E电 源模块直接供给， 包括1.2V， 1.0V， 3.3V， 2.5V， 使用电平软件进行调节。 0029 有源晶振采用25M有源晶振， 提供给激励FPGA作为系统时钟。 0030 所述激励FPGA包括用于产生并处理传输层数据包,流控制管理， 初始化、 电源管 理， 数据保护， 错误检查及重试， 串行化， 去串行化功能的PCIE IP核模块、 用于事物层数据 传输内容以及配置空间信息的PCIE APP模块、 用于对PCIE APP模块的地址总线进行译码， 产生不同的地址片选信号的地址编码模块、 利用激励FPGA内部的时钟硬核资源产生频率可 调的激励时钟的时钟模块、 用于解析CPU控制命令的C。

31、LB测试FPGA状态机模块、 用于控制 DDR3缓存， 实现对待测试FPGA测试用例的缓存的DDR3控制模块、 用于发生误码和接收误码 的误码测试模块， 所述误码测试模块包括误码发生模块和误码接收模块、 用于节省激励 FPGA的IO脚的主串配置控制器模块、 用于产生测试用例所需输入测试向量的测试向量发生 模块。 0031 PCIE IP核模块， 基于硬核的设计思想， 在激励FPGA内部， 基于XC7K325TFFG900内 部的PCIE硬核资源， 与硬核位置相连的高速SERDES口， 完整地实现PCIe中的物理层和数据 链路层的协议， PCIE IP核模块包含以下功能： 产生并处理传输层数据包。

32、 （TLPs） ,流控制管 理， 初始化及电源管理， 数据保护， 错误检查及重试， 串行化， 去串行化等功能。 根据PCIE协 说明书 4/6 页 7 CN 111366841 A 7 议， PCIE IP核包括三层： 传输层 （处理层， 事务层） ： 传输层是PCIE IP的最上层， 它的首要功能是接收、 缓存和传 输传输层数据包， 并负责处理层数据包的合成与分解， 进行流量控制管理， 数据包队列管理 以及利用对虚拟通道提供服务质量功能。 0032 数据链路层： 数据链路层如同联系传输层和物理层的媒介， 它的首要功能是为 TLPs在两层之间的传输提供可靠性支持， 他可以进行错误检查以及恢复，。

33、 产生并解析数据 链路层包 （DLLP） ， DLLP被用来在两个互联的PCIE的数据链路层之间传输信息， 从而实现电 源管理， 流量控制以及TLP确认等功能。 0033 物理层： 物理层分为逻辑物理层和电气物理层， 逻辑物理层完成对PLP的合成和分 解， 并串转换和串并转换。 电气物理层负责所有通道的数据差分驱动传输与接收。 0034 PCIE APP模块是用户自行设计事物层数据传输内容以及配置空间信息， 接收和发 送时候都采用DPRAM （Dual Port RAM） ， 两个DPRAM分别设置为接收DPRAM和发送DPRAM。 接收 时PCIE IP核从一侧以64bits 方式写入接收D。

34、PRAM， 激励FPGA内部逻辑从另一侧以32 bits 方式读出。 发送时， 激励FPGA 内部逻辑以32 bits方式写入发送DPRAM， PCIE IP核从另一侧 以64bits 方式读出。 0035 地址译码模块是根据PCIE APP模块的地址总线进行译码， 产生不同的地址片选信 号， 在本发明中， CLB测试板载硬件平台上的PCIE测试板卡本地物理空间为1M字节大小， 采 用四字节方式进行地址译码， 即地址总线的A2位为译码最低位， 控制寄存器数据单元为 32bits。 0036 时钟模块是利用型号为XC7K325TFFG900的激励FPGA内部的时钟硬核资源， 产生频 率可调的激励。

35、时钟， 用于待测FPGA芯片组测试用例的同步时钟。 0037 CLB测试FPGA状态机模块是用于解析CPU控制命令， 根据当前FPGA状态， FPGA进入 相应工作状态， 包括： 复位， 启动误码测试， 改变时钟输出， 读下载例程， 配置下载例程， 回读 测试结果， 空闲等状态， 激励FPGA上电配置后缺省处于空闲工作状态。 0038 DDR3控制模块用于控制外部的DDR3缓存， 实现对待测试FPGA组测试用例的缓存， 测试用例通常在几十兆大小， 在测试时候， 通过PCIE接口将下几个测试用例缓存到DDR3中， 上一个测试完成后即可以通过并串测试控制器配置FPGA2组 ， 节约下载配置时间， 。

36、提高测 试效率。 0039 误码测试模块， 包括误码发生模块和误码接收模块， 误码发生模块产生不同速率 PRBS序列， 用户设定模式等， 发生模块输出信号作为待测FPGA测试用例激励输入， 该序列在 待测FPGA芯片组测试用例处理后输出到误码接收模块的输入端， 在用户定义时间段内误码 接收模块无误码， 则认为该测试用例下CLB测试通过， 当测试用例被配置为移位寄存器 SRLC16， D触发器和SRL移位寄存器级联模式的时候， 码型发生器产生串行测试PRBS向量序 列。 0040 主串配置控制器模块是为了节省激励FPGA的IO脚， 采用串行配置方式， 在激励 FPGA1内部产生待测FPGA组的主。

37、串配置时序电路， 使用较少IO脚， 实现4个待测FPGA的串行 方式配置， 将配置缓存区中的测试用例串行下载到待测FPGA组中， 并判断配置状态成功与 否。 0041 测试向量发生模块， 产生CLB测试用例所需输入测试向量， 测试向量被预置到内部 说明书 5/6 页 8 CN 111366841 A 8 RAM空间， 采用这种方式节省激励FPGA 内部逻辑资源， 顺序读出提供给待测FPGA的 CLB模 块作为测试输入向量。 0042 一种FPGA可编程逻辑单元测试设备的使用方法， 其特征在于， 包括以下步骤： S1： 将NI PCIE 工控机初始化， 初始化电源模块， 关闭待测试FPGA的电源。

38、， 初始化示波 器模块， 将示波器模块设置为为直流耦合、 输入阻抗为1M、 自动测试方式， 将激励FPGA上电 后通过配置芯片完成配置过程， 在激励FPGA内部通过PCIE IP核模块与工控机进行交互工 作， 完成整个系统的初始化过程； S2： 设定需要测试的项目， 选择对应测试用例下载到激励FPGA的DDR3芯片中； S3： 设置电源模块输出待测试FPGA所需要的1.2V， 1.0V， 1.8V， 3.3V， 2.5V电源,设置示 波器模块的触发电平、 采样频率； S4： 对被测FPGA进行所选项目的测试； S4.1： 对被测FPGA进行所选项目的功能测试， 激励FPGA以串行方式配置DDR。

39、3缓存中的 测试用例到待测FPGA芯片中， 然后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时 钟模块根据测试需求产生特定频率时钟， 在该时钟频率下， 误码测试模块的误码发生模块 产生的PRBS序列作为待测试FPGA的激励输入， 该序列在待测试FPGA的测试用例中处理后， 输出串行序列， 串行序列输出到误码测试模块的误码接收模块， 通过在用户定义时间段内 误码测试模块有无误码来确定是否通过该频率下的功能测试； S4.2： 对被测FPGA进行所选项目的性能测试； S4.2.1： 对被测FPGA进行所选项目的最大工作频率方面的性能测试,激励FPGA以串行 方式配置DDR3缓存中测试。

40、用例到待测试FPGA中， 然后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时钟模块根据测试需求产生不同时钟， 时钟按照最大频率设计指标进行折 半发生， 在该时钟频率下， 误码测试模块的误码发生模块产生PRBS序列作为待测试FPGA的 激励输入， 该序列在待测试FPGA测试用例处理后， 输出到误码测试模块的误码接收模块， 通 过在用户定义时间段内误码测试模块有无误码来确定是否通过该频率下的功能测试； S4.2.2: 对被测FPGA进行所选项目的输出延迟时间、 占空比、 输出上升、 下降时间方面 的性能测试， 激励FPGA以串行方式配置DDR3缓存中测试用例到待测试FPGA中， 然。

41、后通过NI PCIE 工控机发送控制命令， 控制激励FPGA中时钟模块根据测试需求产生50M时钟作为待测 试FPGA的激励输入， 将待测试FPGA的测试用例通过SMA连接线发送至到示波器模块， 读取示 波器模块上的时间参数； S5： 根据测试项目和测试项目对应的判决标准， 判断测试过程为正常或异常， 正常时， 继续测试， 异常时， 根据判决标准确定退出或忽略； S6： 保存测试记录， 跳转到第2步， 继续下一个项目直至测试全部完成。 0043 本发明基于PCIE工控机平台， 在工控机内部集成3U PCIE电源模块作为待测FPGA 的CLB测试时候的可控电源用于电源方面参数测试； 3U PCIE示波器模块测试CLB交直流模 拟参数； 在CLB测试板载硬件平台上的激励FPGA内部集成误码测试模块以满足CLB功能测试 需求； 利用激励FPGA内部的时钟模块产生可变时钟， 满足CLB测试时对参考时钟的需求从而 完成对FPGA上CLB的全功能、 全性能测试， 实现测试的低成本、 小型化。 说明书 6/6 页 9 CN 111366841 A 9 图1 说明书附图 1/2 页 10 CN 111366841 A 10 图2 说明书附图 2/2 页 11 CN 111366841 A 11 。