存储器的阵列共源极及其形成方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010242405.1 (22)申请日 2020.03.31 (71)申请人 长江存储科技有限责任公司 地址 430074 湖北省武汉市东湖新技术开 发区未来三路88号 (72)发明人 范光龙陈金星刘丽君陈广甸 (74)专利代理机构 上海盈盛知识产权代理事务 所(普通合伙) 31294 代理人 孙佳胤高德志 (51)Int.Cl. H01L 27/11565(2017.01) H01L 27/1157(2017.01) H01L 27/11582(2017.01) (54)。

2、发明名称 存储器的阵列共源极及其形成方法 (57)摘要 一种存储器的阵列共源极及其形成方法， 所 述形成方法本发明的存储器的阵列共源极的形 成方法， 由于栅极隔槽中形成的阵列共源极包括 第一部分和位于第一部分两侧的第二部分， 且所 述第一部分的宽度大于第二部分的宽度， 当后续 在堆叠结构和阵列共源极上的介质层中形成与 阵列共源极的第一部分连接的金属连接结构时， 即使由于光刻工艺的偏差、 套刻误差或者堆叠结 构的变形等因素造成介质层中形成的开口的位 置产生一些偏差时， 开口中形成的金属连接结构 只会与阵列共源极连接， 金属连接结构不会与顶 层控制栅(顶层选择栅)连接并且两者之间的绝 缘层厚度不会。

3、变薄， 因而防止金属连接结构(或 者阵列共源极)与顶层控制栅(顶层选择栅)之间 产生漏电。 权利要求书2页 说明书8页 附图8页 CN 111403400 A 2020.07.10 CN 111403400 A 1.一种存储器的阵列共源极的形成方法， 其特征在于， 包括： 提供半导体衬底， 所述半导体衬底上形成有堆叠结构， 所述堆叠结构中形成有暴露出 半导体衬底表面的栅极隔槽， 沿所述栅极隔槽的延伸方向上所述栅极隔槽包括第一区域和 位于第一区域两侧的第二区域， 所述第一区域的宽度大于第二区域的宽度； 在所述栅极隔槽中填充导电层， 形成阵列共源极， 所述阵列共源极包括第一部分和位 于第一部分两侧。

4、的第二部分， 所述第一部分的宽度大于第二部分的宽度。 2.如权利要求1所述的存储器的阵列共源极的形成方法， 其特征在于， 还包括： 在所述 堆叠结构和阵列共源极上形成介质层； 图形化所述介质层， 在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表 面的开口； 在所述开口中填充金属， 形成金属连接结构。 3.如权利要求1所述的存储器的阵列共源极的形成方法， 其特征在于， 所述栅极隔槽的 形成过程为： 在所述堆叠结构上形成掩膜层， 所述掩膜层中具有暴露出所述堆叠结构顶部 表面的开口， 所述开口包括第一开口和位于第一开口两侧的第二开口， 所述第一开口和第 二开关相互贯穿， 所述第一开口的宽度大。

5、于第二开口的宽度； 以所述掩膜层为掩膜刻蚀所 述堆叠结构， 在所述堆叠结构中形成栅极隔槽， 所述栅极隔槽的第一区域与第一开口对应， 栅极隔槽的第二区域与第二开口对应。 4.如权利要求1所述的存储器的阵列共源极的形成方法， 其特征在于， 所述阵列共源极 的第一部分宽度为第二部分宽度的1.5倍到2.5倍。 5.存储器如权利要求1所述的存储器的阵列共源极的形成方法， 其特征在于， 图形化所 述介质层， 在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表面的开口包 括： 在所述介质层上形成光刻胶层； 对所述光刻胶层进行曝光和显影， 在所述光刻胶层中形 成暴露出介质层部分表面的掩膜开口； 以所述光。

6、刻胶层为掩膜， 沿所述掩膜开口刻蚀所述 介质层， 在所述介质层中形成暴露出所述阵列共源极的第一部分的部分表面的开口。 6.如权利要求1所述的存储器的阵列共源极的形成方法， 其特征在于， 所述堆叠结构为 牺牲层和隔离层交替层叠的堆叠结构， 所述交替层叠的堆叠结构中形成有若干存储结构； 在形成栅极隔槽后， 去除所述牺牲层； 在去除牺牲层的位置形成控制栅； 形成控制栅后， 在 所述栅极隔槽的侧壁形成绝缘层； 形成绝缘层后， 在所述栅极隔槽中填充金属， 形成阵列共 源极。 7.如权利要求5所述的存储器的阵列共源极的形成方法， 其特征在于， 所述交替层叠的 堆叠结构中形成有若干沟道通孔， 所述存储结构包。

7、括位于沟道通孔侧壁表面上的电荷存储 层和位于电荷存储层侧壁表面的沟道层。 8.一种存储器的阵列共源极， 其特征在于， 包括： 半导体衬底， 所述半导体衬底上具有控制栅和隔离层依次层叠的堆叠结构； 贯穿所述堆叠结构的栅极隔槽， 沿所述栅极隔槽的延伸方向上所述栅极隔槽包括第一 区域和位于第一区域两侧的第二区域， 所述第一区域的宽度大于第二区域的宽度； 位于所述栅极隔槽中的阵列共源极， 所述阵列共源极包括第一部分和位于第一部分两 侧的第二部分， 所述第一部分的宽度大于第二部分的宽度。 9.如权利要求8所述的存储器的阵列共源极， 其特征在于， 还包括： 位于所述阵列共源 权利要求书 1/2 页 2 C。

8、N 111403400 A 2 极和所述堆叠结构上的介质层； 位于所述介质层中的开口， 所述开口暴露出所述阵列共源极的第一部分的部分表面的 开口； 填充满开口的金属连接结构。 10.如权利要求8所述的存储器的阵列共源极， 其特征在于， 所述阵列共源极的第一部 分宽度为第二部分宽度的1.5倍到2.5倍。 11.存储器如权利要求8所述的存储器的阵列共源极， 其特征在于， 还包括： 贯穿所述堆叠结构的若干沟道通孔， 位于所述沟道通孔中的存储结构。 12.如权利要求11所述的存储器的阵列共源极， 其特征在于， 所述存储结构包括位于沟 道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。 权利。

9、要求书 2/2 页 3 CN 111403400 A 3 存储器的阵列共源极及其形成方法 技术领域 0001 本发明涉及存储器领域， 尤其涉及一种存储器的阵列共源极及其形成方法。 背景技术 0002 NAND闪存是一种比硬盘驱动器更好的存储设备， 随着人们追求功耗低、 质量轻和 性能佳的非易失存储产品， 在电子产品中得到了广泛的应用。 目前， 平面结构的NAND闪存已 近实际扩展的极限， 为了进一步的提高存储容量， 降低每比特的存储成本， 提出了3D结构的 NAND存储器。 0003 现有3D NAND存储器的形成过程一般包括： 在半导体衬底上形成隔离层和牺牲层 交替层叠的堆叠结构； 刻蚀所述。

10、堆叠结构， 在堆叠结构中形成沟道通孔， 在形成沟道通孔 后， 刻蚀沟道通孔底部的半导体衬底， 在半导体衬底中形成凹槽； 在沟道通孔底部的凹槽 中， 通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层， 通常该外延硅层 也称作SEG； 在所述沟道通孔中形成电荷存储层和沟道层， 所述沟道层与外延硅层连接； 刻 蚀所述堆叠结构， 形成贯穿堆叠结构的栅极隔槽； 沿栅极隔槽， 去除牺牲层， 在去除牺牲层 的位置形成控制栅或字线； 在所述栅极隔槽量测的侧壁表面形成绝缘层； 形成绝缘层后， 在 所述栅极隔槽中形成阵列共源极； 形成覆盖所述堆叠结构和阵列共源极的介质层； 在。

11、所述 介质层中形成与所述阵列共源极连接的金属连接结构。 0004 现有形成的3D NAND存储器存在栅源的漏电问题。 发明内容 0005 本发明所要解决的技术问题是怎样防止3D NAND存储器中存在的栅源的漏电问 题。 0006 本发明提供了一种3D NAND存储器的阵列共源极的形成方法， 包括： 0007 提供半导体衬底， 所述半导体衬底上形成有堆叠结构， 所述堆叠结构中形成有暴 露出半导体衬底表面的栅极隔槽， 沿所述栅极隔槽的延伸方向上所述栅极隔槽包括第一区 域和位于第一区域两侧的第二区域， 所述第一区域的宽度大于第二区域的宽度； 0008 在所述栅极隔槽中填充导电层， 形成阵列共源极， 。

12、所述阵列共源极包括第一部分 和位于第一部分两侧的第二部分， 所述第一部分的宽度大于第二部分的宽度。 0009 可选的， 还包括： 在所述堆叠结构和阵列共源极上形成介质层； 0010 图形化所述介质层， 在所述介质层中形成暴露出所述阵列共源极的第一部分的部 分表面的开口； 0011 在所述开口中填充金属， 形成金属连接结构。 0012 可选的， 所述栅极隔槽的形成过程为： 在所述堆叠结构上形成掩膜层， 所述掩膜层 中具有暴露出所述堆叠结构顶部表面的开口， 所述开口包括第一开口和位于第一开口两侧 的第二开口， 所述第一开口和第二开关相互贯穿， 所述第一开口的宽度大于第二开口的宽 度； 以所述掩膜层。

13、为掩膜刻蚀所述堆叠结构， 在所述堆叠结构中形成栅极隔槽， 所述栅极隔 说明书 1/8 页 4 CN 111403400 A 4 槽的第一区域与第一开口对应， 栅极隔槽的第二区域与第二开口对应。 0013 可选的， 所述阵列共源极的第一部分宽度为第二部分宽度的1.5倍到2.5倍。 0014 可选的， 图形化所述介质层， 在所述介质层中形成暴露出所述阵列共源极的第一 部分的部分表面的开口包括： 在所述介质层上形成光刻胶层； 对所述光刻胶层进行曝光和 显影， 在所述光刻胶层中形成暴露出介质层部分表面的掩膜开口； 以所述光刻胶层为掩膜， 沿所述掩膜开口刻蚀所述介质层， 在所述介质层中形成暴露出所述阵列。

14、共源极的第一部分 的部分表面的开口。 0015 可选的， 所述堆叠结构为牺牲层和隔离层交替层叠的堆叠结构， 所述交替层叠的 堆叠结构中形成有若干存储结构； 在形成栅极隔槽后， 去除所述牺牲层； 在去除牺牲层的位 置形成控制栅； 形成控制栅后， 在所述栅极隔槽的侧壁形成绝缘层； 形成绝缘层后， 在所述 栅极隔槽中填充金属， 形成阵列共源极。 0016 可选的， 所述交替层叠的堆叠结构中形成有若干沟道通孔， 所述存储结构包括位 于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。 0017 本发明还提供了一种3D NAND存储器的阵列共源极， 包括： 0018 半导体衬底， 所述半导。

15、体衬底上具有控制栅和隔离层依次层叠的堆叠结构； 0019 贯穿所述堆叠结构的栅极隔槽， 沿所述栅极隔槽的延伸方向上所述栅极隔槽包括 第一区域和位于第一区域两侧的第二区域， 所述第一区域的宽度大于第二区域的宽度； 0020 位于所述栅极隔槽中的阵列共源极， 所述阵列共源极包括第一部分和位于第一部 分两侧的第二部分， 所述第一部分的宽度大于第二部分的宽度。 0021 可选的， 还包括： 位于所述阵列共源极和所述堆叠结构上的介质层； 0022 位于所述介质层中的开口， 所述开口暴露出所述阵列共源极的第一部分的部分表 面的开口； 0023 填充满开口的金属连接结构。 0024 可选的， 所述阵列共源极。

16、的第一部分宽度为第二部分宽度的1.5倍到2.5倍。 0025 可选的， 还包括： 贯穿所述堆叠结构的若干沟道通孔， 位于所述沟道通孔中的存储 结构。 0026 可选的， 所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存 储层侧壁表面的沟道层。 0027 与现有技术相比， 本发明技术方案具有以下优点： 0028 本发明存储器的阵列共源极的形成方法， 由于栅极隔槽中形成的阵列共源极包括 第一部分和位于第一部分两侧的第二部分， 且所述第一部分的宽度大于第二部分的宽度， 当后续在堆叠结构和阵列共源极上的介质层中形成与阵列共源极的第一部分连接的金属 连接结构时， 即使由于光刻工艺的偏差、 。

17、套刻误差或者堆叠结构的变形等因素造成介质层 中形成的开口的位置产生一些偏差时， 由于所述阵列共源极具有宽度较宽的第一部分， 所 述开口底部仍是仅会暴露出第一部分表面， 即形成开口的过程不会对用于隔离阵列共源极 和顶层控制栅(顶层选择栅)的绝缘层产生过刻蚀， 因而开口中形成的金属连接结构只会与 阵列共源极连接， 金属连接结构不会与顶层控制栅(顶层选择栅)连接并且两者之间的绝缘 层厚度不会变薄， 因而防止金属连接结构(或者阵列共源极)与顶层控制栅(顶层选择栅)之 间产生漏电。 说明书 2/8 页 5 CN 111403400 A 5 附图说明 0029 图1-14为本发明实施例存储器的阵列共源极的。

18、形成过程的结构示意图。 具体实施方式 0030 如背景技术所言， 现有形成的3D NAND存储器存在栅源的漏电问题。 0031 研究发现， 现有阵列共源极为长条状， 阵列共源极的宽度基本一致， 形成与阵列共 源极连接的金属连接结构的过程一般包括： 在堆叠结构中形成阵列共源极后， 形成覆盖堆 叠结构和阵列共源极的介质层； 在所述介质层上形成光刻胶层； 对所述光刻胶层进行曝光 和显影， 在所述光刻胶层中形成暴露出部分介质层表面的开口； 以所述光刻胶层为掩膜， 沿 开口刻蚀所述介质层， 在所述介质层中形成暴露出阵列共源极部分表面的通孔； 在所述通 孔中填充金属材料， 在所述介质层中形成与所述阵列共源。

19、极连接的金属连接结构。 在实际 工艺中， 由于光刻工艺的偏差、 套刻误差或者堆叠结构的变形等因素的影响， 所述光刻胶层 中形成开口的位置会产生偏移(偏离正常的位置)， 相应的所述介质层中形成的通孔的位置 也会产生偏移。 介质层中形成的通孔未发生偏移时通孔底部仅会暴露出部分阵列共源极表 面， 当通孔发生偏移时通孔底部不仅会暴露出部分阵列共源极的表面还有可能暴露出阵列 共源极与控制栅之间的绝缘层表面， 由于绝缘层的材料与介质层的材料基本相同或相似， 而在刻蚀介质层形成的偏移的通孔时， 会对通孔底部暴露的绝缘层会产生过刻蚀， 使得形 成的通孔底部除了暴露出阵列共源极的部分表面外， 所述通孔还会暴露出。

20、过刻蚀后的绝缘 层表面甚至暴露出最顶层的控制栅(顶层选择栅)的部分表面， 因而在偏移的通孔中形成金 属连接结构外， 所述金属连接结构可能与最顶层的控制栅(顶层选择栅)直接接触或者仅通 过很薄的绝缘层与最顶层的控制栅(顶层选择栅)进行隔离， 因而金属连接结构与最顶层的 控制栅(顶层选择栅)之间容易短接或者产生漏电流。 0032 为此， 本发明提供了一种存储器的阵列共源极及其形成方法， 所述形成方法， 由于 栅极隔槽中形成的阵列共源极包括第一部分和位于第一部分两侧的第二部分， 且所述第一 部分的宽度大于第二部分的宽度， 当后续在堆叠结构和阵列共源极上的介质层中形成与阵 列共源极的第一部分连接的金属。

21、连接结构时， 即使由于光刻工艺的偏差、 套刻误差或者堆 叠结构的变形等因素造成介质层中形成的开口的位置产生一些偏差时， 由于所述阵列共源 极具有宽度较宽的第一部分， 所述开口底部仍是仅会暴露出第一部分表面， 即形成开口的 过程不会对用于隔离阵列共源极和顶层控制栅(顶层选择栅)的绝缘层产生过刻蚀， 因而开 口中形成的金属连接结构只会与阵列共源极连接， 金属连接结构不会与顶层控制栅(顶层 选择栅)连接并且两者之间的绝缘层厚度不会变薄， 因而防止金属连接结构(或者阵列共源 极)与顶层控制栅(顶层选择栅)之间产生漏电。 0033 为使本发明的上述目的、 特征和优点能够更加明显易懂， 下面结合附图对本发。

22、明 的具体实施方式做详细的说明。 在详述本发明实施例时， 为便于说明， 示意图会不依一般比 例作局部放大， 而且所述示意图只是示例， 其在此不应限制本发明的保护范围。 此外， 在实 际制作中应包含长度、 宽度及深度的三维空间尺寸。 0034 图1-14为本发明实施例存储器的阵列共源极的形成过程的结构示意图。 0035 参考图1-图3， 图2为图1沿切割线CD方向的剖面结构示意图， 图3为图1沿切割线AB 方向的剖面结构示意图， 提供半导体衬底100， 所述半导体衬底100上形成有堆叠结构111。 说明书 3/8 页 6 CN 111403400 A 6 0036 所述半导体衬底100的材料可以。

23、为单晶硅(Si)、 单晶锗(Ge)、 或硅锗(GeSi)、 碳化 硅(SiC)； 也可以是绝缘体上硅(SOI)， 绝缘体上锗(GOI)； 或者还可以为其它的材料， 例如砷 化镓等-族化合物。 本实施例中， 所述半导体衬底100的材料为单晶硅(Si)。 0037 所述堆叠结构111包括若干平行的栅极隔槽区22， 相邻栅极隔槽区22之间为通孔 区21， 所述栅极隔槽区22中后续形成栅极隔槽以及在栅极隔槽中形成阵列共源极， 所述通 孔区21中后续形成若干沟道通孔和位于沟道通孔中的存储结构， 所述通孔区21中后续还形 成伪沟道通孔和位于伪沟道通孔中的伪沟道结构。 0038 所述堆叠结构111包括若干交。

24、替层叠的牺牲层103和隔离层104， 所述牺牲层103后 续去除以形成空腔， 然后在在去除牺牲层103的位置形成控制栅或字线。 所述隔离层104用 于不同层的控制栅之间， 以及控制栅与其他器件(导电接触部、 沟道通孔等)之间的电学隔 离。 0039 所述牺牲层103和隔离层104交替层叠是指： 在形成一层牺牲层103后， 在该牺牲层 103的表面形成一层隔离层104， 然后依次循环进行形成牺牲层103和位于牺牲层103上的隔 离层104的步骤。 本实施例中， 所述堆叠结构111的最底层为一层牺牲层103， 最顶层为一层 隔离层104。 0040 所述堆叠结构111的层数(堆叠结构111中的牺牲。

25、层103和隔离层104的双层堆叠结 构的层数)， 根据垂直方向所需形成的存储单元的个数来确定， 所述堆叠结构111的层数可 以为8层、 32层、 64层等， 堆叠结构111的层数越多， 越能提高集成度。 0041 所述牺牲层103与隔离层104的材料不相同， 后续去除牺牲层103(去除牺牲层103 的位置对应形成控制栅或字线)时， 使牺牲层103相对于隔离层104具有高的刻蚀选择比， 因 而在去除牺牲层103时， 对隔离层104的刻蚀量较小或者忽略不计， 保证隔离层104的完整 性。 0042 所述隔离层104的材料可以为氧化硅、 氮化硅、 氮氧化硅、 氮碳化硅中的一种， 所述 牺牲层103的。

26、材料可以为氧化硅、 氮化硅、 氮氧化硅、 氮碳化硅、 无定型硅、 无定形碳、 多晶硅 中的一种。 本实施例中， 所述隔离层104的材料为氧化硅， 牺牲层103的材料为氮化硅， 所述 隔离层104和牺牲层103均可以采用化学气相沉积工艺形成。 0043 所述堆叠结构111中最底层的一层牺牲层103在去除后， 在最底层牺牲层103被去 除的位置对应形成底部选择栅(Bottom Selective Gate， BSG)， 所述堆叠结构中最顶层的 一层牺牲层在去除后， 在对顶层牺牲层103被去除的位置对应形成顶部选择栅(Top Selective Gate， TSG)。 0044 在一实施例中， 所述。

27、堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101， 所述缓冲氧化层101能减小堆叠结构111与半导体衬底100之间的应力。 0045 参考图4和图5， 图5为图4沿切割线CD方向的剖面结构示意图， 刻蚀所述通孔区21 中的堆叠结构111， 形成贯穿所述堆叠结构111的若干沟道通孔105。 0046 后续在所述沟道通孔105中形成存储结构。 0047 在其他实施例中， 在所述通孔区21中的堆叠结构111形成沟道通孔105的同时， 在 所述通孔区21中还可以形成贯穿堆叠结构111的若干伪沟道通孔(图中未示出)， 后续在伪 沟道通孔中形成伪沟道结构， 所述伪沟道结构用于制程堆叠结构， 以。

28、使得堆叠结构保持稳 定。 说明书 4/8 页 7 CN 111403400 A 7 0048 参考图6和图7， 在所述沟道通孔中形成存储结构119。 0049 在一实施例中， 在堆叠结构111中形成沟道通孔后， 形成存储结构之前， 还包括： 刻 蚀沟道通孔底部的部分半导体衬底100， 在半导体衬底100中形成凹槽； 在凹槽以及部分沟 道通孔中通过选择性外延工艺形成半导体外延层116， 所述半导体外延层116的表面位于高 于最底层的牺牲层103表面低于最底层隔离层104的表面。 所述半导体外延层107的材料为 硅、 锗或硅锗， 本实施例中， 所述半导体外延层107的材料为硅。 0050 所述存储。

29、结构119包括位于沟道通孔侧壁表面上的电荷存储层118和位于电荷存 储层118侧壁表面的沟道层117。 0051 在一实施例中， 在沟道通孔中形成存储结构119的过程中， 在伪沟道通孔中可以形 成伪沟道结构。 0052 在其他实施例中， 也可以先形成存储结构， 在形成存储结构时将伪沟道通孔通孔 牺牲层填充， 在形成存储结构后， 去除通孔牺牲层， 然后在伪沟道通孔形成伪沟道结构。 0053 在一实施例中， 所述电荷存储层118包括位于沟道通孔侧壁表面上的阻挡层、 位于 阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层； 所述沟道层 117填充满剩余的沟道通孔。 所述隧穿层可以包括。

30、氧化硅、 氮氧化硅或其任何组合。 所述储 存层可以包括氮化硅、 氮氧化硅、 硅或其任何组合。 所述阻挡层可以包括氧化硅、 氮氧化硅、 高介电常数(高k)电介质或其任何组合， 所述沟道层117材料可以为掺杂N型杂质离子(比如 磷离子)的多晶硅。 在一个具体的实施例中， 所述电荷存储层118可以为氧化硅/氮氧化硅 (或氮化硅)/氧化硅(ONO)的复合层。 0054 在一实施例中， 所述存储结构的形成过程包括： 在沟道孔的侧壁和底部形成电荷 存储层， 电荷存储层118包括位于沟道通孔的侧壁和底部表面上的阻挡层、 位于阻挡层侧壁 表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层； 在电荷存储层上。

31、形成第一 沟道层； 刻蚀去除沟道孔底部上的第一沟道层和电荷存储层， 形成暴露出外延半导体层116 表面的开口； 在所述开口中以及第一沟道层表面形成第二沟道层， 所述第二沟道层和第一 沟道层构成沟道层117。 0055 在一实施例中， 在沟道通孔中形成存储结构119后， 回刻蚀去除部分厚度的存储结 构119， 使得剩余的存储结构119顶部表面至少高于最顶层的牺牲层103的顶部表面低于最 顶层隔离层104的顶部表面； 在剩余的存储结构119上的沟道通孔中形成半导体层120， 所述 半导体层120的材料可以为硅、 锗或硅锗， 所述半导体层120用于连接存储结构和位线(bit line)。 0056 。

32、参考图8和图9， 图9为图8沿切割线CD方向的剖面结构示意图， 在所述堆叠结构111 中形成有暴露出半导体衬底100表面的栅极隔槽122， 沿所述栅极隔槽122的延伸方向上所 述栅极隔槽122包括第一区域1221和位于第一区域1221两侧的第二区域1222， 所述第一区 域1221的宽度D1大于第二区域1222的宽度D2。 本实施例中， 相邻两个栅极隔槽122的第一区 域和第二区域位置相同。 在其他实施例中， 相邻两个栅极隔槽122的第一区域和第二区域的 相应位置以及大小都可以不同。 0057 本一实施例中， 在所述栅极隔槽区22中形成栅极隔槽122， 由于栅极隔槽122的第 一区域1221的。

33、宽度大于第二区域1222的宽度， 因而栅极隔槽122的第一区域1221会部分延 伸到通孔区21中。 具体的实施例， 所述通孔区22中可以具有伪通孔区， 所述伪通孔区为用于 说明书 5/8 页 8 CN 111403400 A 8 形成伪沟道通孔和位于伪沟道通孔中的伪沟道结构， 所述第一区域1221延伸到通孔区21中 的区域为伪沟道区域， 因而无需占用通孔区22中用于形成沟道通孔和存储结构的区域， 不 需要改变现有存储结构的布局以及存储结构的数量。 0058 沿所述栅极隔槽122的延伸方向(本实施例中， 所述延伸方向为x轴方向)上所述形 成的栅极隔槽122包括第一区域1221和位于第一区域122。

34、1两侧的第二区域1222， 且所述第 一区域1221的宽度大于第二区域1222的宽度的目的是使得后续在栅极隔槽中形成的所述 阵列共源极也包括第一部分和位于第一部分两侧的第二部分， 且所述第一部分的宽度大于 第二部分的宽度， 阵列共源极的第一部分为用于与金属连接结构连接的部分(金属连接结 构用于将阵列共源极引出或者用于向阵列共源极施加电压)， 因而后续在栅极隔槽中形成 阵列共源极， 在阵列共源极和堆叠结构上形成介质层， 在介质层中形成与阵列共源极的第 一部分连接的金属连接结构时， 即使由于光刻工艺的偏差、 套刻误差或者堆叠结构的变形 等因素造成介质层中形成的开口的位置产生一些偏差时， 由于所述阵。

35、列共源极具有宽度较 宽的第一部分， 所述开口底部仍是仅会暴露出第一部分表面， 即形成开口的过程不会对用 于隔离阵列共源极和顶层控制栅(顶层选择栅)的绝缘层产生过刻蚀， 因而开口中形成的金 属连接结构只会与阵列共源极连接， 金属连接结构不会与顶层控制栅(顶层选择栅)连接并 且两者之间的绝缘层厚度不会变薄， 因而防止金属连接结构(或者阵列共源极)与顶层控制 栅(顶层选择栅)之间产生漏电。 0059 在一实施例中， 所述栅极隔槽122的形成过程为： 在所述堆叠结构111上形成掩膜 层(图中未示出)， 所述掩膜层中具有暴露出所述堆叠结构111顶部表面的开口， 所述开口包 括第一开口和位于第一开口两侧的。

36、第二开口， 所述第一开口和第二开关相互贯穿， 所述第 一开口的宽度大于第二开口的宽度； 以所述掩膜层为掩膜刻蚀所述堆叠结构111， 在所述堆 叠结构中形成栅极隔槽122， 所述栅极隔槽122的第一区域1221与第一开口对应， 栅极隔槽 122的第二区域1222与第二开口对应。 0060 在一实施例中， 所述栅极隔槽122的第一区域1221的宽度为第二区域1222宽度的 1.5倍到2.5倍， 相应的后续形成的所述阵列共源极的第一部分宽度为第二部分宽度的1.5 倍到2.5倍， 使得形成金属连接结构时的工艺窗口极大的增大， 当金属连接结构存在偏移 时， 金属连接结构仍能与阵列共源极的第一部分完整的进。

37、行连接。 0061 在具体的实施例中， 所述栅极隔槽122的第一区域1221的宽度200-220纳米， 第二 区域1222宽度为90-110纳米。 0062 参考图10， 在形成栅极隔槽122后， 去除所述牺牲层； 在去除牺牲层的位置形成控 制栅133。 0063 去除所述牺牲层103可以采用湿法刻蚀， 本实施例中， 所述牺牲层103的材料为氮 化硅， 所述湿法刻蚀采用的刻蚀溶液为磷酸溶液。 0064 所述控制栅133(或字线133)包括栅介质层和位于栅介质层上的栅电极， 本实施例 中， 所述栅介质层的材料为高K介质材料， 所述栅电极的材料为金属。 所述K介质材料为 HfO2、 TiO2、 H。

38、fZrO、 HfSiNO、 Ta2O5、 ZrO2、 ZrSiO2、 Al2O3、 SrTiO3或BaSrTiO。 所述金属为W、 Al、 Cu、 Ti、 Ag、 Au、 Pt、 Ni其中一种或几种。 0065 在一实施例中， 所述堆叠结构111中最底层的牺牲层对应去除的位置形成底层选 择栅132， 所述堆叠结构111中最顶层的牺牲层对应去除的位置形成顶层选择栅131。 说明书 6/8 页 9 CN 111403400 A 9 0066 在形成控制栅133后， 所述控制栅133和隔离层104依次层叠形成堆叠结构222。 0067 参考图11和图12， 在所述栅极隔槽中填充导电层， 形成阵列共源。

39、极123， 所述阵列 共源极123包括第一部分1231和位于第一部分1231两侧的第二部分1232， 所述第一部分 1231的宽度D1大于第二部分1232的宽度D2。 0068 所述阵列共源极123的第一部分1231与栅极隔槽的第一区域对应， 所述阵列共源 极的第二部分1232与栅极隔槽的第二区域对应。 0069 在一实施例中， 所述阵列共源极123的第一部分1231宽度为第二部分1232宽度的 1.5倍到2.5倍。 具体的， 所述阵列共源极123第一部分1231的宽度为200-220纳米， 所述第二 部分1232的宽度为90-110纳米。 0070 所述阵列共源极123材料为多晶硅或金属。 。

40、在一实施例中， 所述阵列共源极123可 以包括位于多晶硅层和位于多晶硅层上的金属层。 0071 本实施例中， 在形成控制栅133后， 在形成阵列共源极123之前， 所述栅极隔槽的侧 壁上形成绝缘层(图中未示出)， 所述绝缘层用于阵列共源极123与控制栅或字线133之间进 行隔离； 在形成绝缘层后， 在所述栅极隔槽中形成阵列共源极123。 0072 参考图13和图14， 图14为图13沿切割线CD方向的剖面结构示意图， 在所述堆叠结 构111和阵列共源极123上形成介质层125； 图形化所述介质层123， 在所述介质层123中形成 暴露出所述阵列共源极123的第一部分1231的部分表面的开口； 。

41、在所述开口中填充金属， 形 成金属连接结构126。 需要说明的是， 为了方便示意， 图13中介质层123未示出。 0073 在一实施例中， 图形化所述介质层125， 在所述介质层125中形成暴露出所述阵列 共源极123的第一部分1231的部分表面的开口包括： 在所述介质层125上形成光刻胶层； 对 所述光刻胶层进行曝光和显影， 在所述光刻胶层中形成暴露出介质层部分表面的掩膜开 口； 以所述光刻胶层为掩膜， 沿所述掩膜开口刻蚀所述介质层125， 在所述介质层125中形成 暴露出所述阵列共源极123的第一部分1231的部分表面的开口。 0074 在一实施例中， 所述光刻胶层中形成的掩膜开口产生了偏。

42、移(偏离了正常的位 置)， 相应的所述介质层125中形成的开口也产生了偏移(偏离了正常的位置)， 所述开口中 形成的金属连接结构126也产生了偏移(偏离了正常的位置)， 但是由于形成的阵列共源极 123包括第一部分1231和位于第一部分1231两侧的第二部分1231， 且所述第一部分1231的 宽度大于第二部分1232的宽度， 即使金属连接结构126产生了部分偏移， 金属连接结构126 仍能很好的与阵列共源极123的第一部分1231进行连接。 0075 在其他实施例中， 当堆叠结构发生变形， 使得阵列共源极123的位置发生偏移时 (偏离了正常的位置)， 由于形成的阵列共源极123包括第一部分1。

43、231和位于第一部分1231 两侧的第二部分1231， 且所述第一部分1231的宽度大于第二部分1232的宽度， 介质层125中 形成的未发生偏移的金属连接结构126仍能很好的与阵列共源极123的第一部分1231进行 连接。 0076 本发明一实施例还提供了一种存储器的阵列共源极， 参考图13和图14， 包括： 0077 半导体衬底100， 所述半导体衬底100上具有控制栅133和隔离层104依次层叠的堆 叠结构222； 0078 贯穿所述堆叠结构222的栅极隔槽， 沿所述栅极隔槽的延伸方向上所述栅极隔槽 包括第一区域和位于第一区域两侧的第二区域， 所述第一区域的宽度大于第二区域的宽 说明书 。

44、7/8 页 10 CN 111403400 A 10 度； 0079 位于所述栅极隔槽中的阵列共源极123， 所述阵列共源极123包括第一部分1231和 位于第一部分1231两侧的第二部分1232， 所述第一部分1231的宽度大于第二部分1232的宽 度； 0080 位于所述阵列共源极123和所述堆叠结构222上的介质层125； 0081 位于所述介质层125中的开口， 所述开口暴露出所述阵列共源极123的第一部分 1231的部分表面的开口； 0082 填充满开口的金属连接结构126。 0083 在一实施例中， 所述阵列共源极123的第一部分1231宽度为第二部分1232宽度D2 的1.5倍到。

45、2.5倍。 具体的， 所述第一部分1231的宽度为200-220纳米， 所述第二部分1232的 宽度为90-110纳米。 0084 还包括： 贯穿所述堆叠结构222的若干沟道通孔， 位于所述沟道通孔中的存储结构 119。 0085 在一实施例中， 所述存储结构119包括位于沟道通孔侧壁表面上的电荷存储层118 和位于电荷存储层118侧壁表面的沟道层117。 0086 需要说明的是， 本实施例中关于3D NAND存储器的阵列共源极的其他限定或描述， 在本实施例中不在赘述， 具体请您参考前述实施例中3D NAND存储器的阵列共源极形成过 程部分的相关限定或描述。 0087 以上所述仅是本发明的优选。

46、实施方式， 应当指出， 对于本技术领域的普通技术人 员， 在不脱离本发明原理的前提下， 还可以做出若干改进和润饰， 这些改进和润饰也应视为 本发明的保护范围。 说明书 8/8 页 11 CN 111403400 A 11 图1 图2 说明书附图 1/8 页 12 CN 111403400 A 12 图3 图4 说明书附图 2/8 页 13 CN 111403400 A 13 图5 图6 说明书附图 3/8 页 14 CN 111403400 A 14 图7 图8 说明书附图 4/8 页 15 CN 111403400 A 15 图9 说明书附图 5/8 页 16 CN 111403400 A 16 图10 图11 说明书附图 6/8 页 17 CN 111403400 A 17 图12 图13 说明书附图 7/8 页 18 CN 111403400 A 18 图14 说明书附图 8/8 页 19 CN 111403400 A 19 。