三维存储器的形成方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010407263.X (22)申请日 2020.05.14 (71)申请人 长江存储科技有限责任公司 地址 430074 湖北省武汉市东湖新技术开 发区未来三路88号 (72)发明人 黄波薛磊薛家倩高庭庭 耿万波刘小欣 (74)专利代理机构 上海盈盛知识产权代理事务 所(普通合伙) 31294 代理人 孙佳胤陈丽丽 (51)Int.Cl. H01L 27/1157(2017.01) H01L 27/11582(2017.01) (54)发明名称 三维存储器的形成方法 (5。

2、7)摘要 本发明提供的三维存储器的形成方法包括 如下步骤： 提供一衬底， 所述衬底表面具有牺牲 层、 以及位于所述牺牲层表面的堆叠层， 沟道孔 贯穿所述堆叠层和所述牺牲层并延伸至所述衬 底内， 所述沟道孔内填充有电荷存储层和沟道 层， 所述堆叠层中还具有沿垂直于所述衬底的方 向贯穿所述堆叠层并暴露所述牺牲层的沟槽； 形 成保护层于所述沟槽的侧壁表面， 所述保护层相 对于所述电荷存储层和所述牺牲层均具有刻蚀 选择性； 沿所述沟槽的底部选择性去除所述牺牲 层和部分的所述电荷存储层； 形成覆盖所述衬底 表面和所述沟道层侧面的外延层。 本发明在选择 性去除牺牲层和电荷存储层的过程中， 不会对堆 叠层造。

3、成损伤， 改善了三维存储器的电性能。 权利要求书2页 说明书6页 附图6页 CN 111415942 A 2020.07.14 CN 111415942 A 1.一种三维存储器的形成方法， 其特征在于， 包括如下步骤： 提供一衬底， 所述衬底表面具有牺牲层、 以及位于所述牺牲层表面的堆叠层， 沟道孔贯 穿所述堆叠层和所述牺牲层并延伸至所述衬底内， 所述沟道孔内填充有电荷存储层和沟道 层， 所述堆叠层中还具有沿垂直于所述衬底的方向贯穿所述堆叠层并暴露所述牺牲层的沟 槽； 形成保护层于所述沟槽的侧壁表面， 所述保护层相对于所述电荷存储层和所述牺牲层 均具有刻蚀选择性； 沿所述沟槽的底部选择性去除所。

4、述牺牲层和部分的所述电荷存储层， 暴露所述沟道层 和所述衬底； 形成覆盖所述衬底表面和所述沟道层侧面的外延层。 2.根据权利要求1所述的三维存储器的形成方法， 其特征在于， 还包括如下步骤： 提供一衬底， 所述衬底表面具有依次叠置的第一隔离层、 所述牺牲层、 第二隔离层和所 述堆叠层， 所述沟道孔沿垂直于所述衬底的方向贯穿所述堆叠层、 所述第二隔离层、 所述牺 牲层、 所述第一隔离层并延伸至所述衬底内部， 所述沟道孔内填充有电荷存储层和沟道层； 形成沿垂直于所述衬底的方向贯穿所述堆叠层和所述第二隔离层的沟槽， 暴露所述牺 牲层。 3.根据权利要求2所述的三维存储器的形成方法， 其特征在于， 所。

5、述保护层为单层结 构； 或者， 所述保护层包括沿所述沟槽的径向方向叠置的多层结构。 4.根据权利要求2所述的三维存储器的形成方法， 其特征在于， 形成保护层于所述沟槽 的侧壁表面的具体步骤包括： 形成第一子层于所述沟槽的内壁表面； 形成第二子层于所述第一子层表面， 所述第一子层和/或所述第二子层相对于所述电 荷存储层和所述牺牲层均具有刻蚀选择性； 去除所述沟槽底部的所述第一子层和所述第二子层， 暴露所述牺牲层。 5.根据权利要求4所述的三维存储器的形成方法， 其特征在于， 所述堆叠层表面还覆盖 有介质层， 所述沟槽贯穿所述介质层； 所述第一子层和所述第二子层叠置于所述介质层背离所述堆叠层的表面。

6、。 6.根据权利要求4所述的三维存储器的形成方法， 其特征在于， 所述第一子层相对于所 述电荷存储层具有刻蚀选择性； 所述第二子层相对于所述牺牲层具有刻蚀选择性。 7.根据权利要求6所述的三维存储器的形成方法， 其特征在于， 所述电荷存储层包括沿 所述沟道孔的径向方向依次叠置的阻挡层、 电荷俘获层和隧穿层， 所述阻挡层的材料与所 述第二子层的材料相同， 所述第一子层相对于所述第二子层具有刻蚀选择性； 沿所述沟槽 的底部选择性去除所述牺牲层和部分的所述电荷存储层的具体步骤包括： 沿所述沟槽的底部选择性去除所述牺牲层， 暴露所述第一隔离层、 所述第二隔离层和 所述电荷存储层； 同时去除所述第二子层。

7、和所述阻挡层， 暴露所述第一子层和所述电荷俘获层。 8.根据权利要求7所述的三维存储器的形成方法， 其特征在于， 所述第一子层相对于所 权利要求书 1/2 页 2 CN 111415942 A 2 述电荷俘获层和所述隧穿层均具有刻蚀选择性； 沿所述沟槽的底部选择性去除所述牺牲层 和部分的所述电荷存储层的具体步骤还包括： 沿所述沟槽的底部选择性去除部分的所述电 荷俘获层和所述隧穿层， 暴露所述沟道层。 9.根据权利要求8所述的三维存储器的形成方法， 其特征在于， 所述第一隔离层的材料 与所述电荷俘获层或所述隧穿层相同， 所述第二隔离层的材料与所述电荷俘获层或所述隧 穿层相同； 沿所述沟槽的底部选。

8、择性去除所述牺牲层和部分的所述电荷存储层的具体步骤 还包括： 沿所述沟槽的底部选择性去除部分的所述电荷俘获层、 所述隧穿层、 所述第一隔离层 和所述第二隔离层， 暴露所述沟道层和所述衬底。 10.根据权利要求9所述的三维存储器的形成方法， 其特征在于， 形成覆盖所述衬底表 面和所述沟道层侧面的外延层的具体步骤包括： 形成覆盖所述衬底表面和所述沟道层侧面的外延层； 去除所述第一子层。 11.根据权利要求1所述的三维存储器的形成方法， 其特征在于， 所述堆叠层包括沿垂 直于所述衬底的方向交替堆叠的层间绝缘层和伪栅极层， 所述沟槽为栅线隔槽； 形成覆盖 所述衬底表面和所述沟道层侧面的外延层之后， 还。

9、包括如下步骤： 沿所述栅线隔槽去除所述伪栅极层， 于相邻两层所述层间绝缘层之间形成空隙区域； 填充导电材料于所述空隙区域， 形成栅极层。 权利要求书 2/2 页 3 CN 111415942 A 3 三维存储器的形成方法 技术领域 0001 本发明涉及半导体制造技术领域， 尤其涉及一种三维存储器的形成方法。 背景技术 0002 随着平面型闪存存储器的发展， 半导体的生产工艺取得了巨大的进步。 但是最近 几年， 平面型闪存的发展遇到了各种挑战： 物理极限、 现有显影技术极限以及存储电子密度 极限等。 在此背景下， 为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成 本， 各种不同的三维(。

10、3D)闪存存储器结构应运而生， 例如3D NOR(3D或非)闪存和3D NAND (3D与非)闪存。 0003 其中， 3D NAND存储器以其小体积、 大容量为出发点， 将储存单元采用三维模式层 层堆叠的高度集成为设计理念， 生产出高单位面积存储密度， 高效存储单元性能的存储器， 已经成为新兴存储器设计和生产的主流工艺。 0004 对于堆叠层数为128层甚至更高层的3D NAND存储器， SWS(Side Wall SEG， 侧壁外 延层)是优先被采用的结构。 但是， 由于现有技术的限制， 在形成SWS的过程中， 极易对堆叠 结构造成损伤， 从而影响三维存储器核心区域的电性能。 0005 因。

11、此， 如何优化SWS的形成工艺， 避免对堆叠结构造成损伤， 从而改善三维存储器 的电性能， 是当前亟待解决的技术问题。 发明内容 0006 本发明提供一种三维存储器的形成方法， 用于解决现有的SWS在形成过程中易对 堆叠结构造成损伤的问题， 以改善三维存储器的电性能。 0007 为了解决上述问题， 本发明提供了一种三维存储器的形成方法， 包括如下步骤： 0008 提供一衬底， 所述衬底表面具有牺牲层、 以及位于所述牺牲层表面的堆叠层， 沟道 孔贯穿所述堆叠层和所述牺牲层并延伸至所述衬底内， 所述沟道孔内填充有电荷存储层和 沟道层， 所述堆叠层中还具有沿垂直于所述衬底的方向贯穿所述堆叠层并暴露所。

12、述牺牲层 的沟槽； 0009 形成保护层于所述沟槽的侧壁表面， 所述保护层相对于所述电荷存储层和所述牺 牲层均具有刻蚀选择性； 0010 沿所述沟槽的底部选择性去除所述牺牲层和部分的所述电荷存储层， 暴露所述沟 道层和所述衬底； 0011 形成覆盖所述衬底表面和所述沟道层侧面的外延层。 0012 可选的， 还包括如下步骤： 0013 提供一衬底， 所述衬底表面具有依次叠置的第一隔离层、 所述牺牲层、 第二隔离层 和所述堆叠层， 所述沟道孔沿垂直于所述衬底的方向贯穿所述堆叠层、 所述第二隔离层、 所 述牺牲层、 所述第一隔离层并延伸至所述衬底内部， 所述沟道孔内填充有电荷存储层和沟 道层； 说明。

13、书 1/6 页 4 CN 111415942 A 4 0014 形成沿垂直于所述衬底的方向贯穿所述堆叠层和所述第二隔离层的沟槽， 暴露所 述牺牲层。 0015 可选的， 所述保护层为单层结构； 或者， 0016 所述保护层包括沿所述沟槽的径向方向叠置的多层结构。 0017 可选的， 形成保护层于所述沟槽的侧壁表面的具体步骤包括： 0018 形成第一子层于所述沟槽的内壁表面； 0019 形成第二子层于所述第一子层表面， 所述第一子层和/或所述第二子层相对于所 述电荷存储层和所述牺牲层均具有刻蚀选择性； 0020 去除所述沟槽底部的所述第一子层和所述第二子层， 暴露所述牺牲层。 0021 可选的，。

14、 所述堆叠层表面还覆盖有介质层， 所述沟槽贯穿所述介质层； 0022 所述第一子层和所述第二子层叠置于所述介质层背离所述堆叠层的表面。 0023 可选的， 所述第一子层相对于所述电荷存储层具有刻蚀选择性； 0024 所述第二子层相对于所述牺牲层具有刻蚀选择性。 0025 可选的， 所述电荷存储层包括沿所述沟道孔的径向方向依次叠置的阻挡层、 电荷 俘获层和隧穿层， 所述阻挡层的材料与所述第二子层的材料相同， 所述第一子层相对于所 述第二子层具有刻蚀选择性； 沿所述沟槽的底部选择性去除所述牺牲层和部分的所述电荷 存储层的具体步骤包括： 0026 沿所述沟槽的底部选择性去除所述牺牲层， 暴露所述第一。

15、隔离层、 所述第二隔离 层和所述电荷存储层； 0027 同时去除所述第二子层和所述阻挡层， 暴露所述第一子层和所述电荷俘获层。 0028 可选的， 所述第一子层相对于所述电荷俘获层和所述隧穿层均具有刻蚀选择性； 沿所述沟槽的底部选择性去除所述牺牲层和部分的所述电荷存储层的具体步骤还包括： 0029 沿所述沟槽的底部选择性去除部分的所述电荷俘获层和所述隧穿层， 暴露所述沟 道层。 0030 可选的， 所述第一隔离层的材料与所述电荷俘获层或所述隧穿层相同， 所述第二 隔离层的材料与所述电荷俘获层或所述隧穿层相同； 沿所述沟槽的底部选择性去除所述牺 牲层和部分的所述电荷存储层的具体步骤还包括： 00。

16、31 沿所述沟槽的底部选择性去除部分的所述电荷俘获层、 所述隧穿层、 所述第一隔 离层和所述第二隔离层， 暴露所述沟道层和所述衬底。 0032 可选的， 形成覆盖所述衬底表面和所述沟道层侧面的外延层的具体步骤包括： 0033 形成覆盖所述衬底表面和所述沟道层侧面的外延层； 0034 去除所述第一子层。 0035 可选的， 所述堆叠层包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和伪栅 极层， 所述沟槽为栅线隔槽； 形成覆盖所述衬底表面和所述沟道层侧面的外延层之后， 还包 括如下步骤： 0036 沿所述栅线隔槽去除所述伪栅极层， 于相邻两层所述层间绝缘层之间形成空隙区 域； 0037 填充导电材。

17、料于所述空隙区域， 形成栅极层。 0038 本发明提供的三维存储器的形成方法， 在去除牺牲层和电荷存储层之前， 先于沟 说明书 2/6 页 5 CN 111415942 A 5 槽的侧壁形成保护层， 且所述保护层相对于所述电荷存储层和所述牺牲层均具有刻蚀选择 性， 从而可以在选择性去除所述牺牲层和所述电荷存储层的过程中， 不会对堆叠层造成损 伤， 确保了沟槽形貌和堆叠层形貌的完整性， 进而改善了三维存储器的电性能。 附图说明 0039 附图1是本发明具体实施方式中三维存储器的形成方法流程图； 0040 附图2A-2H是本发明具体实施方式在形成三维存储器的过程中主要的工艺截面示 意图。 具体实施。

18、方式 0041 下面结合附图对本发明提供的三维存储器的形成方法的具体实施方式做详细说 明。 0042 对于堆叠层数为128层甚至更高层的3D NAND存储器， 在形成SWS之前， 需要先将靠 近沟道孔底部的部分电荷存储层去除， 以暴露沟道层。 但是， 由于电荷存储层通常也为氧化 物层-氮化物层-氧化物层的叠层结构， 而堆叠层是由交替堆叠的层间绝缘层和伪栅极层构 成， 所述伪栅极层所在的位置用于后续形成栅极层。 所述层间绝缘层的材料通常为氧化物 材料， 所述伪栅极层的材料通常为氮化物材料， 因此， 所述电荷存储层的刻蚀选择性与所述 堆叠层的刻蚀选择性具有一定的相似性。 因而， 在通过贯穿堆叠层的。

19、沟槽去除部分所述电 荷存储层的过程中， 至少会导致以下四个方面的问题： 第一， 由于堆叠层顶部通常覆盖有介 质层， 而所述介质层的材料通常为氧化物材料， 因此， 去除所述电荷存储层的过程也会对所 述介质层造成损伤； 第二， 破坏所述沟槽侧壁处的所述层间绝缘层和所述伪栅极层； 第三， 引起所述沟槽特征尺寸的扩大， 不利于后续工艺的顺利进行； 第四， 生长的SEG(Selective Epitaxial Growth， 选择性外延生长)层易出现缺陷。 0043 为了避免形成SWS的过程中对堆叠层造成损伤， 从而改善三维存储器的性能， 本具 体实施方式提供了一种三维存储器的形成方法， 附图1是本发明。

20、具体实施方式中三维存储 器的形成方法流程图， 附图2A-2H是本发明具体实施方式在形成三维存储器的过程中主要 的工艺截面示意图。 本具体实施方式中所述的三维存储器可以是但不限于3D NAND存储器。 如图1、 图2A-图2H所示， 本具体实施方式提供的三维存储器的形成方法， 包括如下步骤： 0044 步骤S11， 提供一衬底， 所述衬底20表面具有牺牲层21、 以及位于所述牺牲层21表 面的堆叠层22， 沟道孔贯穿所述堆叠层22和所述牺牲层21并延伸至所述衬底20内， 所述沟 道孔内填充有电荷存储层和沟道层274， 所述堆叠层22中还具有沿垂直于所述衬底20的方 向贯穿所述堆叠层22并暴露所述。

21、牺牲层21的沟槽23， 如图2A所示。 0045 可选的， 所述三维存储器的形成方法还包括如下步骤： 0046 提供一衬底20， 所述衬底20表面具有依次叠置的第一隔离层25、 所述牺牲层21、 第 二隔离层26和所述堆叠层22， 所述沟道孔沿垂直于所述衬底20的方向贯穿所述堆叠层22、 所述第二隔离层26、 所述牺牲层21、 所述第一隔离层25并延伸至所述衬底20内部， 所述沟道 孔内填充有电荷存储层和沟道层274； 0047 形成沿垂直于所述衬底20的方向贯穿所述堆叠层22和所述第二隔离层26的沟槽 23， 暴露所述牺牲层21， 如图2A所示。 说明书 3/6 页 6 CN 1114159。

22、42 A 6 0048 具体来说， 所述衬底20的材料可以是但不限于硅， 所述衬底20内部具有BSG (Bottom Selective Gate， 底部选择栅)等导电结构。 所述第一隔离层25用于电性隔离所述 牺牲层21与所述衬底20， 所述第二隔离层26用于电性隔离所述牺牲层21与所述堆叠层22。 所述第一隔离层25与所述第二隔离层26的材料可以为氮化物(例如氮化硅)或者氮氧化物 (例如氮氧化硅)等绝缘材料。 所述牺牲层21所在的区域用于后续形成SEG。 所述堆叠层22包 括沿垂直于所述衬底20的方向交替堆叠的层间绝缘层221和伪栅极层222。 所述电荷存储层 包括覆盖于所述沟道孔内壁的阻。

23、挡层271、 覆盖于所述阻挡层271表面的电荷俘获层272和 覆盖于所述电荷俘获层272表面的隧穿层273， 所述沟道层274覆盖于所述隧穿层273表面。 所述阻挡层271的材料可以为氧化硅和/或氮氧化硅材料， 所述电荷捕获层272的材料可以 为氮化硅和/或氮氧化硅的单层或多层材料， 所述隧穿层273的材料可以为氧化硅和/或氮 氧化硅材料， 所述沟道层274的材料可以为本征多晶硅材料。 所述电荷存储层与所述沟道层 274共同构成存储功能层。 另外， 在所述沟道层表面还可以覆盖绝缘层(例如氧化硅材料)， 与所述存储功能层共同构成OPONO结构。 所述绝缘层内还可以形成有空气隙(Air Gap)。。

24、 0049 本领域技术人员可以通过干法刻蚀工艺刻蚀所述堆叠层22和所述第二隔离层26， 形成贯穿所述堆叠层22和所述第二隔离层26、 并暴露所述牺牲层21的所述沟槽23。 在本具 体实施方式中， 所述沟槽23可以为栅线隔槽， 也可以为用于形成其他结构的沟槽。 0050 步骤S12， 形成保护层于所述沟槽23的侧壁表面， 所述保护层相对于所述电荷存储 层和所述牺牲层21均具有刻蚀选择性， 如图2C所示。 0051 可选的， 所述保护层为单层结构； 或者， 0052 所述保护层包括沿所述沟槽23的径向方向叠置的多层结构。 0053 具体来说， 所述保护层可以为单层结构， 且单层结构的所述保护层相对。

25、于所述电 荷存储层和所述牺牲层21均具有刻蚀选择性， 从而可以通过选择合适的刻蚀试剂， 去除部 分的所述电荷存储层和所述牺牲层21， 而不对所述保护层造成损伤， 以保护被所述保护层 覆盖所述堆叠层22。 本领域技术人员还可以根据实际需要将所述保护层设置为包括沿所述 沟槽23的径向方向叠置的多层结构， 通过合理选择所述保护层中每一层的材料， 使得所述 保护层中存在至少一层相对于所述牺牲层21具有刻蚀选择性、 且存在至少一层相对于所述 电荷存储层具有刻蚀选择性。 本具体实施方式中所述的多层是指两层以上。 0054 可选的， 形成保护层于所述沟槽23的侧壁表面的具体步骤包括： 0055 形成第一子层。

26、281于所述沟槽23的内壁表面； 0056 形成第二子层282于所述第一子层281表面， 所述第一子层281和/或所述第二子层 282相对于所述电荷存储层和所述牺牲层21均具有刻蚀选择性； 0057 去除所述沟槽23底部的所述第一子层281和所述第二子层282， 暴露所述牺牲层 21。 0058 可选的， 所述堆叠层22表面还覆盖有介质层24， 所述沟槽23贯穿所述介质层24； 0059 所述第一子层281和所述第二子层282叠置于所述介质层24背离所述堆叠层22的 表面。 0060 具体来说， 采用化学气相沉积工艺、 物理气相沉积工艺或者等离子体沉积工艺沉 积所述第一子层281于所述沟槽23。

27、内壁和所述介质层24背离所述堆叠层22的表面， 并沉积 所述第二子层282于所述第一子层281的表面， 形成包括所述第一子层281和所述第二子层 说明书 4/6 页 7 CN 111415942 A 7 282的所述保护层， 如图2B所示。 所述介质层24的材料可以为氧化物材料。 通过在所述介质 层24的顶面和朝向所述沟槽23的侧面也覆盖所述第一子层281和所述第二子层282， 使得在 去除所述牺牲层21和部分的所述电荷存储层， 避免对所述介质层24造成损伤。 之后， 可以通 过干法刻蚀工艺打开所述第一子层281和所述第二子层282的底部， 暴露所述牺牲层21， 如 图2C所示。 0061 步。

28、骤S13， 沿所述沟槽23的底部选择性去除所述牺牲层21和部分的所述电荷存储 层， 暴露所述沟道层274和所述衬底20。 0062 举例来说， 所述第一子层281和所述第二子层282可以均相对于所述电荷存储层和 所述牺牲层21具有刻蚀选择性； 也可以仅所述第一子层281相对于所述电荷存储层具有刻 蚀选择性， 所述第二子层282相对于所述牺牲层21具有刻蚀选择性； 还可以所述第一子层 281或者所述第二子层282相对于所述电荷存储层和所述牺牲层21均具有刻蚀选择性。 在本 具体实施方式中， 为了简化制造工艺， 可选的， 所述第一子层281相对于所述电荷存储层具 有刻蚀选择性； 0063 所述第二。

29、子层282相对于所述牺牲层21具有刻蚀选择性。 0064 可选的， 所述电荷存储层包括沿所述沟道孔的径向方向依次叠置的阻挡层271、 电 荷俘获层272和隧穿层273， 所述阻挡层271的材料与所述第二子层282的材料相同， 所述第 一子层281相对于所述第二子层282具有刻蚀选择性； 沿所述沟槽23的底部选择性去除所述 牺牲层21和部分的所述电荷存储层的具体步骤包括： 0065 沿所述沟槽23的底部选择性去除所述牺牲层21， 暴露所述第一隔离层25、 所述第 二隔离层26和所述电荷存储层， 如图2D所示； 0066 同时去除所述第二子层282和所述阻挡层271， 暴露所述第一子层281和所述。

30、电荷 俘获层272， 如图2E所示。 0067 可选的， 所述第一子层281相对于所述电荷俘获层272和所述隧穿层273均具有刻 蚀选择性； 沿所述沟槽23的底部选择性去除所述牺牲层21和部分的所述电荷存储层的具体 步骤还包括： 0068 沿所述沟槽23的底部选择性去除部分的所述电荷俘获层272和所述隧穿层273， 暴 露所述沟道层274。 0069 可选的， 所述第一隔离层25的材料与所述电荷俘获层272或所述隧穿层273相同， 所述第二隔离层26的材料与所述电荷俘获层272或所述隧穿层273相同； 沿所述沟槽23的底 部选择性去除所述牺牲层21和部分的所述电荷存储层的具体步骤还包括： 00。

31、70 沿所述沟槽23的底部选择性去除部分的所述电荷俘获层272、 所述隧穿层273、 所 述第一隔离层25和所述第二隔离层26， 暴露所述沟道层274和所述衬底20， 如图2F所示。 0071 以下以所述第一子层281的材料为多晶硅材料、 所述第二子层282的材料为氧化物 材料、 所述牺牲层21的材料为多晶硅材料、 所述第一隔离层25和所述第二隔离层26的材料 均为氮化硅或者氮氧化硅为例进行说明。 在暴露所述牺牲层21之后， 通过选择合适的刻蚀 试剂， 可以选择性的去除所述牺牲层21， 而不对所述第二子层282造成损伤， 在所述衬底20 与所述堆叠层22之间形成如图2D所示的空腔29。 之后，。

32、 通过选择合适的刻蚀试剂(例如氟化 氢溶液)， 可以同时去除暴露于所述空腔29的所述阻挡层271和覆盖于所述沟槽23侧壁的所 述第二子层282， 实现制程工艺的简化， 得到如图2E所示的结构。 接着， 选择合适的刻蚀试剂 说明书 5/6 页 8 CN 111415942 A 8 (例如磷酸)， 可以选择性的去除暴露于所述空腔29的所述第一隔离层25、 所述第二隔离层 26、 所述电荷俘获层272和所述隧穿层273， 暴露所述沟道层274， 而不会刻蚀所述第一子层 281， 刻蚀后得到的结构如图2F所示。 所述第一子层281覆盖于所述沟槽23侧壁， 避免所述堆 叠层22和所述介质层24在刻蚀过程。

33、中受到损伤。 0072 步骤S14， 形成覆盖所述衬底20表面和所述沟道层274侧面的外延层30， 如图2G所 示。 0073 可选的， 形成覆盖所述衬底20表面和所述沟道层274侧面的外延层30的具体步骤 包括： 0074 形成覆盖所述衬底20表面和所述沟道层274侧面的外延层30； 0075 去除所述第一子层281。 0076 具体来说， 在暴露所述沟道层274之后， 沿所述沟槽23于所述空腔29内生长单晶硅 材料形成所述外延层30。 所述外延层30覆盖于所述衬底20的表面和所述沟道孔的侧壁， 并 与所述沟道层274电性接触。 所述外延层30未填充满所述空腔29， 在相邻两个所述沟道孔之 。

34、间还形成间隙。 之后， 通过选择合适的刻蚀试剂(例如氯化氢气体)， 去除所述沟槽23侧壁表 面覆盖的所述第一子层281， 得到如图2G所示的结构。 0077 本具体实施方式是以所述外延层30生长和所述第一子层281的去除分开进行为例 说明的。 本领域技术人员还可以根据实际需要， 选择合适的试剂， 在生长所述外延层30的同 时去除所述第一子层281。 举例来说， 同时向所述沟槽23传输SiH2Cl2(dichlorosilane， 二氯 硅烷)气体和氯化氢气体， SiH2Cl2分解产生硅和氯化氢气体， 硅沉积于所述衬底20表面和所 述沟道层274表面， 形成所述外延层30； 分解产生的氯化氢气体。

35、和外界传输的所述氯化氢气 体用于去除材料为多晶硅的所述第一子层281。 通过合理调整外界传输至所述沟槽23的所 述SiH2Cl2气体与所述氯化氢气体的比例， 可以实现在生长所述外延层30的同时去除所述第 一子层281， 实现对工艺流程的进一步简化。 0078 可选的， 所述堆叠层22包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层221 和伪栅极层222， 所述沟槽23为栅线隔槽； 形成覆盖所述衬底20表面和所述沟道层274侧面 的外延层30之后， 还包括如下步骤： 0079 沿所述栅线隔槽去除所述伪栅极层222， 于相邻两层所述层间绝缘层221之间形成 空隙区域223， 如图2H所示； 008。

36、0 填充导电材料于所述空隙区域223， 形成栅极层。 0081 本具体实施方式提供的三维存储器的形成方法， 在去除牺牲层和电荷存储层之 前， 先于沟槽的侧壁形成保护层， 且所述保护层相对于所述电荷存储层和所述牺牲层均具 有刻蚀选择性， 从而可以在选择性去除所述牺牲层和所述电荷存储层的过程中， 不会对堆 叠层造成损伤， 确保了沟槽形貌和堆叠层形貌的完整性， 进而改善了三维存储器的电性能。 0082 以上所述仅是本发明的优选实施方式， 应当指出， 对于本技术领域的普通技术人 员， 在不脱离本发明原理的前提下， 还可以做出若干改进和润饰， 这些改进和润饰也应视为 本发明的保护范围。 说明书 6/6 页 9 CN 111415942 A 9 图1 图2A 说明书附图 1/6 页 10 CN 111415942 A 10 图2B 说明书附图 2/6 页 11 CN 111415942 A 11 图2C 说明书附图 3/6 页 12 CN 111415942 A 12 图2D 说明书附图 4/6 页 13 CN 111415942 A 13 图2E 图2F 说明书附图 5/6 页 14 CN 111415942 A 14 图2G 图2H 说明书附图 6/6 页 15 CN 111415942 A 15 。