半导体结构及其制备方法.pdf

《半导体结构及其制备方法.pdf》由会员分享，可在线阅读，更多相关《半导体结构及其制备方法.pdf（19页完成版）》请在专利查询网上搜索。

1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202410004829.2(22)申请日 2024.01.03(71)申请人 长鑫新桥存储技术有限公司地址 230601 安徽省合肥市经济技术开发区新淮大道2788号(72)发明人 金星宣锋(74)专利代理机构 上海晨皓知识产权代理事务所(普通合伙)31260专利代理师 成丽杰(51)Int.Cl.H10B 12/00(2023.01)(54)发明名称半导体结构及其制备方法(57)摘要本公开实施例涉及半导体领域，提供一种半导体结构及其制备方法。半导体结构包括：基底；栅极结构，栅极结构位于基底的部。

2、分表面上，栅极结构包括依次层叠的栅介质层、栅导电层以及栅盖帽层，栅盖帽层具有凹槽；第一间隔层以及第二间隔层，第一间隔层位于栅极结构的侧壁，第二间隔层位于第一间隔层的侧面；保护层，保护层共形覆盖基底的部分表面、第二间隔层的表面以及栅盖帽层的顶面；保护层还共形覆盖凹槽的内壁面，位于凹槽底部的保护层的顶面不高于第二间隔层的顶面；介质层，介质层覆盖保护层的表面。本公开实施例提供的半导体结构及其制备方法可以提高半导体结构的良率。权利要求书2页 说明书10页 附图6页CN 117500271 A2024.02.02CN 117500271 A1.一种半导体结构，其特征在于，包括：基底；栅极结构，所述栅极结。

3、构位于所述基底的部分表面上，所述栅极结构包括依次层叠的栅介质层、栅导电层以及栅盖帽层，所述栅盖帽层具有凹槽；第一间隔层以及第二间隔层，所述第一间隔层位于所述栅极结构的侧壁，所述第二间隔层位于所述第一间隔层的侧面；保护层，所述保护层共形覆盖所述基底的部分表面、所述第二间隔层的表面以及所述栅盖帽层的顶面；所述保护层还共形覆盖所述凹槽的内壁面，位于所述凹槽底部的所述保护层的顶面不高于所述第二间隔层的顶面；介质层，所述介质层覆盖所述保护层的表面。2.根据权利要求1所述的半导体结构，其特征在于，沿垂直于所述基底表面的方向，所述保护层的厚度小于或等于所述凹槽的深度。3.根据权利要求2所述的半导体结构，其特。

4、征在于，所述介质层位于所述凹槽内，位于所述凹槽内的所述介质层的顶面不低于所述保护层的顶面。4.根据权利要求3所述的半导体结构，其特征在于，所述介质层包括层叠的第一介质层以及第二介质层，所述第一介质层的顶面不低于所述保护层的顶面。5.根据权利要求14任一项所述的半导体结构，其特征在于，沿垂直于所述基底表面的方向，所述凹槽的深度与所述栅盖帽层的厚度的比值范围为0.10.5。6.根据权利要求14任一项所述的半导体结构，其特征在于，还包括第一接触插塞，所述第一接触插塞贯穿所述介质层、所述保护层以及所述栅盖帽层且与所述栅导电层接触，所述第一接触插塞还位于所述凹槽内。7.一种半导体结构的制备方法，其特征在。

5、于，包括：提供基底；形成栅极结构，所述栅极结构位于所述基底的部分表面上，所述栅极结构包括依次层叠的栅介质层、栅导电层以及栅盖帽层，所述栅盖帽层的宽度从底部到顶部逐渐减小；形成第一间隔层，所述第一间隔层位于所述栅极结构的侧壁；形成第二间隔层，所述第二间隔层位于所述第一间隔层的侧壁和顶面；对所述栅盖帽层进行刻蚀处理，以使所述栅盖帽层中形成自所述栅盖帽的顶面向内部延伸的凹槽；形成保护层，所述保护层共形覆盖所述基底的部分表面、所述第二间隔层的表面以及所述栅盖帽层的顶面；所述保护层还共形覆盖所述凹槽的内壁面，位于所述凹槽底部的所述保护层的顶面不高于所述第二间隔层的顶面；形成介质层，所述介质层覆盖所述保护。

6、层的表面。8.根据权利要求7所述的制备方法，其特征在于，对所述栅盖帽层进行刻蚀处理之前还包括：形成牺牲层，所述牺牲层覆盖所述基底、所述第二间隔层、所述栅极结构以及所述第一间隔层的表面；回刻蚀所述牺牲层，直至露出所述栅盖帽层；沿着所暴露的所述栅盖帽层对部分厚度的所述栅盖帽层进行刻蚀处理；在形成所述保护层之前，去除所述牺牲层。权利要求书1/2 页2CN 117500271 A29.根据权利要求8所述的制备方法，其特征在于，对所述栅盖帽层进行刻蚀处理的工艺步骤中，所述牺牲层的材料的刻蚀速率小于所述栅盖帽层的材料的刻蚀速率。10.根据权利要求79任一项所述的制备方法，其特征在于，形成第一间隔层之后且形。

7、成第二间隔层之前包括：对所述栅极结构的两侧的所述基底进行第一次掺杂处理，以使所述栅极结构的两侧的所述基底内分别形成第一轻掺杂区以及第二轻掺杂区，所述第二间隔层位于所述第一轻掺杂区上以及第二轻掺杂区上；形成所述第二间隔层之后包括：对所述栅极结构的两侧的所述基底进行第二次掺杂处理，以使所述栅极结构的两侧的所述基底内分别形成第一掺杂区以及第二掺杂区，所述保护层位于所述第一掺杂区以及第二掺杂区上。11.根据权利要求79任一项所述的制备方法，其特征在于，形成所述介质层之后还包括：刻蚀所述介质层、所述保护层以及所述栅盖帽层，形成暴露所述栅导电层的第一接触孔，所述第一接触孔在所述基底上的正投影位于所述凹槽在。

8、所述基底上的正投影中；形成第一接触插塞，所述第一接触插塞填充所述第一接触孔。权利要求书2/2 页3CN 117500271 A3半导体结构及其制备方法技术领域0001本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。背景技术0002动态随机存取存储器（DRAM）包括阵列排布的存储单元以及用于对存储单元进行读写操作的外围电路。外围电路包括晶体管，晶体管的栅极、源极、漏极可以通过相应的接触插塞与周边结构以及外界的控制端或信号端等电连接。0003由于目前的半导体结构的制备工艺繁琐，在制备接触插塞前可能会出现一些问题，导致半导体结构的良率下降。发明内容0004本公开实施例提供一种半导体结。

9、构及其制备方法，至少有利于提高半导体结构的良率。0005根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底；栅极结构，所述栅极结构位于所述基底的部分表面上，所述栅极结构包括依次层叠的栅介质层、栅导电层以及栅盖帽层，所述栅盖帽层具有凹槽；第一间隔层以及第二间隔层，所述第一间隔层位于所述栅极结构的侧壁，所述第二间隔层位于所述第一间隔层的侧面；保护层，所述保护层共形覆盖所述基底的部分表面、所述第二间隔层的表面以及所述栅盖帽层的顶面；所述保护层还共形覆盖所述凹槽的内壁面，位于所述凹槽底部的所述保护层的顶面不高于所述第二间隔层的顶面；介质层，所述介质层覆盖所述保护层的表面。0006在。

10、一些实施例中，沿垂直于所述基底表面的方向，所述保护层的厚度小于或等于所述凹槽的深度。0007在一些实施例中，所述介质层位于所述凹槽内，位于所述凹槽内的所述介质层的顶面不低于所述保护层的顶面。0008在一些实施例中，所述介质层包括层叠的第一介质层以及第二介质层，所述第一介质层的顶面不低于所述保护层的顶面。0009在一些实施例中，沿垂直于所述基底表面的方向，所述凹槽的深度与所述栅盖帽层的厚度的比值范围为0.10.5。0010在一些实施例中，还包括第一接触插塞，所述第一接触插塞贯穿所述介质层、所述保护层以及所述栅盖帽层且与所述栅导电层接触，所述第一接触插塞还位于所述凹槽内。0011根据本公开一些实施。

11、例，本公开实施例另一方面还提供一种半导体结构的制备方法，包括：提供基底；形成栅极结构，所述栅极结构位于所述基底的部分表面上，所述栅极结构包括依次层叠的栅介质层、栅导电层以及栅盖帽层，所述栅盖帽层的宽度从底部到顶部逐渐减小；形成第一间隔层，所述第一间隔层位于所述栅极结构的侧壁；形成第二间隔层，所述第二间隔层位于所述第一间隔层的侧壁和顶面；对所述栅盖帽层进行刻蚀处理，以使所述栅盖帽层中形成自所述栅盖帽层的顶面向内部延伸的凹槽；形成保护层，所述保护层说明书1/10 页4CN 117500271 A4共形覆盖所述基底的部分表面、所述第二间隔层的表面以及所述栅盖帽层的顶面；所述保护层还共形覆盖所述凹槽的。

12、内壁面，位于所述凹槽底部的所述保护层的顶面不高于所述第二间隔层的顶面；形成介质层，所述介质层覆盖所述保护层的表面。0012在一些实施例中，对所述栅盖帽层进行刻蚀处理之前还包括：形成牺牲层，所述牺牲层覆盖所述基底、所述第二间隔层、所述栅极结构以及所述第一间隔层的表面；回刻蚀所述牺牲层，直至露出所述栅盖帽层；沿着所暴露的所述栅盖帽层对部分厚度的所述栅盖帽层进行刻蚀处理；在形成所述保护层之前，去除所述牺牲层。0013在一些实施例中，对所述栅盖帽层进行刻蚀处理的工艺步骤中，所述牺牲层的材料的刻蚀速率小于所述栅盖帽层的材料的刻蚀速率。0014在一些实施例中，形成第一间隔层之后且形成第二间隔层之前包括：对。

13、所述栅极结构的两侧的所述基底进行第一次掺杂处理，以使所述栅极结构的两侧的所述基底内分别形成第一轻掺杂区以及第二轻掺杂区，所述第二间隔层位于所述第一轻掺杂区上以及第二轻掺杂区上；形成所述第二间隔层之后包括：对所述栅极结构的两侧的所述基底进行第二次掺杂处理，以使所述栅极结构的两侧的所述基底内分别形成第一掺杂区以及第二掺杂区，所述保护层位于所述第一掺杂区以及第二掺杂区上。0015在一些实施例中，形成所述介质层之后还包括：形成所述介质层之后还包括：刻蚀所述介质层、所述保护层以及所述栅盖帽层，形成暴露所述栅导电层的第一接触孔，所述第一接触孔在所述基底上的正投影位于所述凹槽在所述基底上的正投影中；形成第一。

14、接触插塞，所述第一接触插塞填充所述第一接触孔。0016本公开实施例提供的技术方案至少具有以下优点：本公开实施例提供的半导体结构中，设置第一间隔层以及第二间隔层位于栅导电层以及栅盖帽层的侧面，以降低栅极结构与相邻导电结构之间的寄生电容。栅盖帽层具有凹槽，保护层共形覆盖凹槽的内壁面，位于凹槽底部的保护层的顶面不高于第二间隔层的顶面，如此，对介质层进行化学机械研磨工艺以使介质层的表面平坦化工艺之后，去除研磨液的溶液只能对介质层以及保护层进行刻蚀或者被保护层所阻挡，从而保护第一间隔层以及栅极结构，防止去除研磨液的溶液对第一间隔层以及栅盖帽层造成刻蚀影响。上述方案可以有效避免去除研磨液的溶液腐蚀第一间隔。

15、层以及栅盖帽层，进而腐蚀栅导电层的问题，有利于提高半导体结构的良率。附图说明0017一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。0018图1为一种半导体结构的结构示意图；图2为本公开一实施例提供的半导体结构的制备方法中的提供基底对应的半导体结构的结构示意图；图3为。

16、本公开一实施例提供的半导体结构的制备方法中的形成轻掺杂区对应的半说明书2/10 页5CN 117500271 A5导体结构的结构示意图；图4为本公开一实施例提供的半导体结构的制备方法中的形成第二间隔层对应的半导体结构的结构示意图；图5为本公开一实施例提供的半导体结构的制备方法中的形成牺牲层对应的半导体结构的结构示意图；图6为本公开一实施例提供的半导体结构的制备方法中的回刻蚀牺牲层对应的半导体结构的结构示意图；图7为本公开一实施例提供的半导体结构的制备方法中的形成凹槽对应的半导体结构的结构示意图；图8为本公开一实施例提供的半导体结构的制备方法中的形成保护层对应的半导体结构的结构示意图；图9为本公。

17、开一实施例提供的半导体结构的制备方法中的形成介质层对应的半导体结构的结构示意图；图10为本公开一实施例提供的半导体结构的制备方法中的形成第一接触孔对应的半导体结构的结构示意图；图11为本公开一实施例提供的半导体结构的制备方法中的形成第一接触插塞对应的半导体结构的结构示意图；图12为本公开一实施例提高的半导体结构的另一种结构示意图。具体实施方式0019由背景技术可知，目前的半导体结构的良率欠佳。0020分析发现，导致半导体结构的良率下降的原因之一在于，参考图1，图1为一种半导体结构的结构示意图。0021目前所制备的半导体结构中，在制备栅间隔结构的过程中，首先在栅极结构110的表面形成覆盖栅极结构。

18、110的第一间隔层102，然后需要去除位于栅盖帽层114顶面的第一间隔层102，这个过程对栅盖帽层114产生第一次刻蚀影响，从而使暴露的栅盖帽层114的表面呈现微凸起的形貌，使栅盖帽层114具有第一粗糙度。0022然后对基底100进行轻掺杂以形成轻掺杂区108，再然后形成覆盖栅极结构110以及基底100表面的第二间隔层103，去除位于栅盖帽层114上以及基底100上的第二间隔层103，这个过程对栅盖帽层114产生第二次刻蚀影响，加剧了栅盖帽层114的表面的凸起程度，使栅盖帽层114具有第二粗糙度，第二粗糙度大于等于第一粗糙度，第一粗糙度大于0。0023最后，在形成第三间隔层104的步骤中，由于。

19、栅盖帽层114的表面具有微凸起且均匀性差（具有第二粗糙度），沉积在其上的第三间隔层104也会对应性呈现均匀性较差，部分位置可能存在缝隙105，在后续形成栅极插塞的之前，会形成介质层，并采用化学机械研磨工艺对介质层的表面进行平坦化。化学机械研磨工艺会使用研磨液，制程结束后会用硫酸去洗掉研磨液。一方面，研磨过程中由于应力等的影响，可能使得缝隙105延伸至栅导电层113；另一方面，硫酸液可以腐蚀扩大栅盖帽层114的缝隙；从而，硫酸液可能会顺着缝隙105渗透至栅导电层113并与栅导电层113反应，最终形成孔洞107，影响半导体结构的良率。0024需要说明的是，缝隙105一般形成在栅极结构110的顶面，。

20、缝隙105的尺寸一般是微说明书3/10 页6CN 117500271 A6米及微米以下级别。缝隙105一般多出现在栅极结构110的末端对应的第三间隔层104的位置，即两个非齐平表面之间交界处，缝隙还可能出现在第一间隔层与栅极结构的交界处对应的第三间隔层104的位置以及第二间隔层与栅极结构的交界处对应的第三间隔层104的位置。缝隙105可以贯穿第三间隔层或者缝隙105并未贯穿第三间隔层。0025其中，栅极结构110包括栅介质层101、栅调节层111、栅阻挡层112、栅导电层113以及栅盖帽层114。基底100内具有掺杂区109（分别为源区和漏区）。基底100内具有浅沟槽隔离结构131（Shall。

21、ow Trench Isolation，STI），用于将一个个有源区分隔开，有源区包括两个掺杂区109以及沟道区。沟道区为栅极结构正对的部分基底区域，两个掺杂区109位于沟道区的两侧。0026本公开实施例提供一种半导体结构，设置第一间隔层以及第二间隔层位于栅导电层以及栅盖帽层的侧面，以降低栅极结构与相邻导电结构（如相邻的接触插塞、相邻的栅极结构等）之间的寄生电容。栅盖帽层具有凹槽，保护层共形覆盖凹槽的内壁面，位于凹槽底部的保护层的顶面不高于第二间隔层的顶面，如此，对介质层进行化学机械研磨工艺以使介质层的表面平坦化工艺的过程中，去除研磨液的溶液只会对介质层以及保护层进行刻蚀或者被保护层所阻挡，从。

22、而可以保护第一间隔层以及栅极结构，防止去除研磨液的溶液对第一间隔层以及栅盖帽层造成刻蚀影响。上述方案可以有效避免去除研磨液的溶液腐蚀第一间隔层以及栅盖帽层，进而腐蚀栅导电层的问题，有利于提高半导体结构的良率。0027下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。0028根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构的制备方法，用于提高半导体结构的良率。0029图2为本公开一实。

23、施例提供的半导体结构的制备方法中的提供基底对应的半导体结构的结构示意图。参考图2，制备方法包括：提供基底200。0030在一些实施例中，半导体结构可以为存储器或存储器的一部分。半导体结构包括阵列区以及外围区。阵列区为存储器的核心区域，用于存储数据；外围区为存储器的控制区域，用于控制阵列区数据的写入和读出。阵列区包括存储电容和开关管，其中，存储电容用于存储数据；阵列区中的开关管用于控制存储电容中数据的输入和输出。外围区也包括开关管，用于组成控制电路，实现对阵列区数据写入和读出的控制。图2中示意出外围区的半导体结构。0031在一些实施例中，基底200可以为半导体材料，半导体材料包括硅、锗硅或者锗。。

24、基底200中可以具有P型掺杂元素或者N型掺杂元素。N型掺杂元素可以为磷（P）元素或砷（As）元素等族元素，P型掺杂元素可以为硼（B）元素、铝（Al）元素、镓（Ga）元素或铟（In）元素等族元素。0032在一些实施例中，基底200具有浅沟槽隔离结构231。0033继续参考图2，制备方法包括：形成栅极结构210，栅极结构210位于基底200的部分表面上，栅极结构210包括依次层叠的栅介质层201、栅导电层213以及栅盖帽层214，栅盖帽层214的宽度从底部到顶部逐渐减小。说明书4/10 页7CN 117500271 A70034在一些实施例中，栅极结构210位于有源区的基底200上，栅极结构210。

25、位于沟道区上。0035在一些实施例中，栅极结构为HKMG，其中，HK是High K（高K，高介电常数）的缩写，MG是Metal Gate的缩写，也就是金属栅极。HKMG包括功函数层和金属导电材料层，其中功函数层用于调节器件的阈值电压，当功函数层的功函数不同时，器件的平带电压也就不同，最后使得器件的阈值电压不同。栅极结构包括层叠的栅介质层201、栅调节层211、栅阻挡层212、栅导电层213以及栅盖帽层214。0036在一些实施例中，栅极结构的形成工艺包括先栅（GateFirst）工艺技术（也称金属嵌入多晶硅MIPS）或者后栅（GateLast）工艺技术（也称金属替代栅RMG）。金属嵌入栅极工艺。

26、技术是指在高K介质材料与多晶硅栅之间嵌入高熔点金属TiN层和不同功函数层。嵌入高熔点金属TiN层的目的是为了解决金属嵌入栅极工艺中多晶硅栅耗尽，嵌入功函数层可以解决费米能级的钉扎现象。在一些实施例中，采用金属嵌入多晶硅工艺形成金属栅。在一些实施例中，采用后栅工艺技术形成金属栅。在后栅工艺技术中，需要采用伪多晶硅栅(dummy poly silicon)，利用伪多晶硅栅定义出栅极结构的形成区域，之后自对准形成侧墙和源漏区，再形成第一层层间膜后，通常会对第一层层间膜平坦化使伪多晶硅栅表面露出，之后去除伪多晶硅栅并在伪多晶硅栅去除的区域形成沟槽，之后再在沟槽中形成HKMG。0037在一些实施例中，采。

27、用先栅介质层沉积工艺，栅介质层会在伪多晶硅栅沉积之前形成，这样在沟槽形成后，在沟槽的底部已经形成有栅介质层，故只需要在沟槽中填充金属栅即可。如果采用后栅介质层沉积工艺，在伪多晶硅栅沉积之前会采用伪栅介质层代替栅介质层，伪栅介质层通常采用栅氧化层，这样在沟槽形成后，还需要去除沟槽底部的伪栅介质层，之后再在沟槽中形成栅介质层和栅极结构。本公开实施例以金属嵌入栅极工艺形成栅极结构作为示例。0038在一些实施例中，通过MOCVD（Metal Organic Chemical Vapor Deposition，金属有机化学气相沉积）工艺形成栅介质层201。栅介质层201的材料可以为硅酸铪HfSiOx，利。

28、用硅酸铪的高介电常数可以降低栅极电压对有源区的影响，降低栅诱导漏电流效应。0039在一些实施例中，对形成的硅酸铪进行高温氮化，从而形成氮氧化铪硅HfSiON，氮氧化铪硅具有较好的高温稳定性。0040在一些实施例中，栅介质层201的材料可以为二氧化硅（SiO2）、氮化硅（Si3N4）、三氧化二铝（Al2O3）、五氧化二钽（Ta2O5）、氧化钇（Y2O3）、硅酸铪氧化合物（HfSiO4）、二氧化铪（HfO2）、氧化镧（La2O3）、二氧化锆（ZrO2）、钛酸锶（SrTiO3）或者硅酸锆氧化合物（ZrSiO4）等。0041在一些实施例中，栅调节层211包括P型功函数层或者N型功函数层。P型功函数层的。

29、材料可以为氧化铝AlOy，P型功函数层的功函数通常耗尽半导体衬底的价带顶部，从而能使PMOS器件的阈值电压的绝对值变小，有利于提高器件的速度和降低功耗。N型功函数层的功函数通常耗尽半导体衬底的导带底部，从而能使NMOS器件的阈值电压变小，有利于提高器件的速度和降低功耗。0042在一些实施例中，栅阻挡层212用于阻挡栅导电层213的金属扩散到栅调节层211内，栅阻挡层212的材料可以氮化钛或者氮化硅钛。栅阻挡层212可以非晶态氮化钛，将栅阻挡层212设置为非晶结构，和多晶结构相比，非晶结构没有多晶结构中穿过整个多晶结构的晶界，从而不会形成由于晶界所产生的氧扩散路径，即能减少或消除氧扩散路径，这样。

30、就能说明书5/10 页8CN 117500271 A8减少或完全防止氧扩散到功函数层表面而使功函数层的表面被氧化，通过使功函数层表面氧化结构减少或消除即使功函数层表面氧化结构减少或消除为少氧或无氧化结构；这样也就能防止功函数层的表面被氧化后对功函数产生的偏移，从而能防止器件的阈值电压产生漂移。0043在一些实施例中，栅导电层213的材料为钨、铝或者钼等金属，通过金属代替多晶硅作为器件栅极材料，利用金属栅代替多晶硅栅极可以改善费米能级的钉扎现象，同时金属栅极具有极高的电子密度，可以有效的解决多晶栅极耗尽问题。0044在一些实施例中，栅盖帽层214为顶层盖帽层，栅盖帽层214的材料为氮化硅、氧化硅。

31、或者氮氧化硅。0045在一些实施例中，在形成栅介质层之前还包括：在基底的表面形成界面层，界面层作为基底与高K介质材料的栅介质层的过渡层，进而可以得到理想的二氧化硅与硅的界面，这样可以有效的改善高K介质材料与基底之间的界面态，也可以改善高K介质材料内部的偶极子的振动对载流子迁移率的影响（例如载流子声子散射），从而提高载流子迁移率。通过ISSG（In Situ Steam Generation，原位水汽生成）工艺形成界面层，界面层的材料可以为二氧化硅或者氮氧化硅。0046继续参考图2，制备方法包括：形成第一间隔层202，第一间隔层202位于栅极结构210的侧壁。0047在一些实施例中，第一间隔层2。

32、02的材料包括氮化硅或者碳氮化硅。0048形成第一间隔层202的工艺步骤包括：采用沉积工艺在基底表面以及栅极结构210的表面形成第一薄膜，沉积工艺可以为化学气相沉积工艺或者物理气相沉积工艺；去除基底200上以及位于栅极结构210上的第一薄膜，剩余的第一薄膜作为第一间隔层202。在去除基底200上的第一薄膜的工艺步骤中，由于刻蚀气体自上而下对第一薄膜刻蚀，故会先去除接触面较大的第一薄膜，即先去除位于栅极结构210顶面的第一薄膜以及位于基底200表面的第一薄膜，而位于栅极结构210侧面的第一薄膜得以保留。0049在一些实施例中，去除部分第一薄膜的方法可以是反应性离子蚀刻法（reactive ion。

33、 etch，RIE）。0050图3为本公开一实施例提供的半导体结构的制备方法中的形成轻掺杂区对应的半导体结构的结构示意图。0051参考图3，在栅极结构210旁侧的基底200内形成轻掺杂区208。更具体地说，在基底200中位于栅极结构210旁侧的区域中注入低浓度源极漏极离子，具有低浓度源极漏极离子的区域作为轻掺杂区（Lightly Doped Drain，LDD）。LDD用于降低漏极附近峰值电场强度，减轻热载流子效应。0052在一些实施例中，制备方法包括：对栅极结构210的两侧的基底200进行第一次掺杂处理，以使栅极结构210的两侧的基底200内分别形成第一轻掺杂区以及第二轻掺杂区。0053图4。

34、为本公开一实施例提供的半导体结构的制备方法中的形成第二间隔层对应的半导体结构的结构示意图。0054参考图4，形成第二间隔层203，第二间隔层203位于第一间隔层202的侧壁和顶面。0055在一些实施例中，第二间隔层203位于轻掺杂区208上。第二间隔层203位于第一轻掺杂区上以及第二轻掺杂区上。说明书6/10 页9CN 117500271 A90056在一些实施例中，第二间隔层203的材料包括氧化硅或者碳氧化硅。其中，在沿垂直于栅极结构210侧壁的方向上且平行于基底200表面的方向，第二间隔层203的厚度大于第一间隔层202的厚度，第二间隔层203的材料的介电常数小于第一间隔层202的材料的介。

35、电常数。如此，第二间隔层203的厚度较大，介电常数也较小，可以降低栅极结构与相邻导电结构之间的寄生电容，降低栅极结构与相邻的导电结构之间存在漏电流以及干扰的风险。0057在一些实施例中，形成第二间隔层203的工艺步骤包括：采用沉积工艺在基底200表面、第一间隔层202的侧面以及栅极结构210的表面形成第二薄膜，沉积工艺可以为化学气相沉积工艺或者物理气相沉积工艺；去除基底200上以及位于栅极结构210顶面的第二薄膜，剩余的第二薄膜作为第二间隔层203。在去除基底上的第二薄膜的工艺步骤中，由于刻蚀气体自上而下对第二薄膜刻蚀，故会先去除接触面较大的第二薄膜，即先去除位于栅极结构210顶面的第二薄膜以。

36、及位于基底200表面的第二薄膜，而位于第一间隔层202侧面的第二薄膜得以保留。0058在一些实施例中，去除部分第二薄膜的方法可以是反应性离子蚀刻法。0059继续参考图4，对栅极结构210的两侧的基底200进行第二次掺杂处理，以使栅极结构210的两侧的基底内分别形成两个掺杂区209，掺杂区209包括第一掺杂区以及第二掺杂区。0060在一些实施例中，两个掺杂区209分别作为源区以及漏区。0061图5为本公开一实施例提供的半导体结构的制备方法中的形成牺牲层对应的半导体结构的结构示意图。0062参考图5，形成牺牲层215，牺牲层215覆盖基底200、第二间隔层203、栅极结构210以及第一间隔层202。

37、的表面。0063在一些实施例中，牺牲层215的材料可以包括硼磷硅玻璃（BPSG）、旋涂介电层（SOD，Spin On Dielectric）或旋涂碳层（Spin On Carbon）等材料。0064图6为本公开一实施例提供的半导体结构的制备方法中的回刻蚀牺牲层对应的半导体结构的结构示意图。0065参考图6，回刻蚀牺牲层215直至露出栅盖帽层214的顶面。0066在一些实施例中，采用选择性刻蚀工艺回刻蚀牺牲层215，而不是采用化学机械研磨（CMP）工艺对牺牲层进行平坦化处理，从而可以避免去除研磨液的溶液腐蚀栅盖帽层214。0067在一些实施例中，回刻蚀牺牲层215直至暴露出第二间隔层203的顶面。

38、，即回刻蚀牺牲层215的过程中还暴露部分栅盖帽层，从而在后续的对栅盖帽层进行刻蚀处理的过程中，去除较多的未被第二间隔层所覆盖的栅盖帽层，从而提高半导体结构的良率。0068图7为本公开一实施例提供的半导体结构的制备方法中的形成凹槽对应的半导体结构的结构示意图。0069参考图7，对栅盖帽层214进行刻蚀处理，以使栅盖帽层214中形成自栅盖帽层214的顶面向内部延伸的凹槽217。0070在一些实施例中，沿着所暴露的栅盖帽层214对部分厚度的栅盖帽层214进行刻蚀处理。0071在一些实施例中，沿垂直于基底表面的方向，凹槽217的深度h2与栅盖帽层214的说明书7/10 页10CN 117500271 。

39、A10厚度h1的比值范围为0.10.5。比值可以为0.10.22、0.220.32、0.320.41或者0.410.5。如此，可以在刻蚀栅盖帽层214形成凹槽217的过程中，将形成第一间隔层202以及第二间隔层203的刻蚀过程对栅盖帽层214的微凸起去除或者降低微凸起的高度，以降低栅盖帽层的粗糙度，剩余的栅盖帽层214的膜层的均匀性以及表面性能较好，沉积在其上的保护层204的性能也对应较好；而且，栅盖帽层214自身的稳定性较好，可以支撑位于其上的第一接触插塞。0072其中，栅盖帽层214的厚度h1指的是刻蚀后剩余的栅盖帽层214的厚度，即位于凹槽217的底部至栅盖帽层214与栅导电层213接触。

40、面之间的距离。凹槽217的深度h2指的是凹槽217的底部与栅盖帽层214的顶部之间的距离。0073在一些实施例中，对栅盖帽层进行刻蚀处理的工艺步骤中，牺牲层的材料的刻蚀速率远小于栅盖帽层的材料的刻蚀速率。如此，在对栅盖帽层进行刻蚀的过程中，牺牲层的形态保持不变，从而对第一间隔层、第二间隔层以及栅导电层保护，以提高半导体结构的良率。0074在一些实施例中，在对栅盖帽层进行刻蚀处理的工艺步骤中，溶液对第二间隔层也产生了刻蚀，从而使部分第二间隔层被去除，进而凹槽的尺寸大于图6中所暴露的栅盖帽层的尺寸。0075在一些实施例中，形成凹槽217后，去除剩余的牺牲层。0076图8为本公开一实施例提供的半导体。

41、结构的制备方法中的形成保护层对应的半导体结构的结构示意图。0077参考图8，形成保护层204，保护层204共形覆盖基底200的部分表面、第二间隔层203的表面以及栅盖帽层214的顶面；保护层204还共形覆盖凹槽217的内壁面，位于凹槽217的保护层204的顶面不高于第二间隔层203的顶面。0078在一些实施例中，保护层204还位于掺杂区209上，即保护层204位于第一掺杂区以及第二掺杂区上。0079在一些实施例中，保护层204的材料包括氮化硅，保护层204作为栅间隔结构，与第一间隔层202以及第二间隔层203构成NON的结构，降低栅极结构210与相邻的导电结构之间的寄生电容。保护层204还可以。

42、作为刻蚀停止层，在形成接触插塞的过程中，作为停止层，以避免对栅极结构210以及基底200的过刻蚀。0080图9为本公开一实施例提供的半导体结构的制备方法中的形成介质层对应的半导体结构的结构示意图。0081参考图9，形成介质层220，介质层220覆盖保护层204的表面。0082在一些实施例中，介质层220包括层叠的第一介质层218以及第二介质层219，第一介质层218的顶面不低于保护层204的顶面。0083在一些实施例中，第一介质层218的材料包括氧化硅，第二介质层219的材料包括氮化硅。0084图10为本公开一实施例提供的半导体结构的制备方法中的形成接触孔对应的半导体结构的结构示意图。0085。

43、参考图10，刻蚀介质层220、保护层204以及栅盖帽层214，形成暴露栅导电层213的第一接触孔221；第一接触孔221在基底200上的正投影位于凹槽217在基底200上的正投影说明书8/10 页11CN 117500271 A11中。0086在一些实施例中，在刻蚀介质层220的过程中，保护层204作为第一介质层218的刻蚀停止层，以提高半导体结构的良率。0087在一些实施例中，在形成第一接触孔221的工艺步骤中，还形成第二接触孔222，第二接触孔222贯穿介质层220以及保护层204，直至暴露出掺杂区209的表面。0088在一些实施例中，第一接触孔221的内壁面还暴露部分栅导电层213，即还。

44、刻蚀部分栅导电层213。同理，第二接触孔222的内壁面还暴露部分掺杂区209的基底表面，即还刻蚀部分基底200。0089图11为本公开一实施例提供的半导体结构的制备方法中的形成第一接触插塞对应的半导体结构的结构示意图。0090参考图11，形成第一接触插塞223，第一接触插塞223填充第一接触孔221。0091在一些实施例中，第一接触插塞223作为栅极接触插塞。第一接触插塞223的材料包括氮化钛、钨、钼等至少之一。0092在一些实施例中，形成第一接触插塞223的同时，形成填充满第二接触孔222的第二接触插塞224，第二接触插塞224与掺杂区209电接触。第二接触插塞224作为源极接触插塞/漏极接。

45、触插塞。第二接触插塞224的材料与第一接触插塞223的材料相同。0093本公开实施例提供的半导体结构的制备方法中，在形成保护层204之前，回刻蚀部分深度的栅盖帽层214，以去除掉被刻蚀工艺所影响的栅盖帽层214，然后形成保护层204，保护层204共形覆盖凹槽217的内壁面，位于凹槽217底部的保护层204的顶面不高于第二间隔层203的顶面，如此，对介质层220进行化学机械研磨工艺以使介质层220的表面平坦化的过程中，去除研磨液的溶液只会对介质层220以及保护层204进行刻蚀或者被保护层204所阻挡，从而可以保护第一间隔层202以及栅极结构210，防止去除研磨液的溶液对第一间隔层202以及栅盖帽。

46、层214造成刻蚀影响。上述方案可以有效避免去除研磨液的溶液腐蚀第一间隔层202以及栅盖帽层214，进而腐蚀栅导电层213的问题，有利于提高半导体结构的良率。0094相应地，根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，半导体结构可采用上述实施例所提供的制备方法制备，与上述实施例相同的特征，在这里不再详细赘述。0095参考图11，半导体结构，包括：基底200；栅极结构210，栅极结构210位于基底200的部分表面上，栅极结构210包括依次层叠的栅介质层201、栅导电层213以及栅盖帽层214，栅盖帽层214具有凹槽217；第一间隔层202以及第二间隔层203，第一间隔层202位于栅。

47、极结构210的侧壁，第二间隔层203位于第一间隔层202的侧面；保护层204，保护层204共形覆盖基底200的部分表面、第二间隔层203的表面以及栅盖帽层214的顶面；保护层204还共形覆盖凹槽217的内壁面，位于凹槽217底部的保护层204的顶面不高于第二间隔层203的顶面；介质层220，介质层220覆盖保护层204的表面。0096在一些实施例中，半导体结构可以为存储器或存储器的一部分。半导体结构包括阵列区以及外围区。阵列区为存储器的核心区域，用于存储数据；外围区为存储器的控制区域，用于控制阵列区数据的写入和读出。上述半导体结构可以位于外围区。0097在一些实施例中，基底200可以为半导体材。

48、料，半导体材料包括硅、锗硅或者锗。基说明书9/10 页12CN 117500271 A12底200中具有P型掺杂元素或者N型掺杂元素。0098在一些实施例中，栅极结构210位于有源区的基底200上。栅极结构包括层叠的栅介质层201、栅调节层211、栅阻挡层212、栅导电层213以及栅盖帽层214。0099在一些实施例中，第一间隔层202的材料包括氮化硅，第二间隔层203的材料包括氧化硅，保护层204的材料包括氮化硅，第一间隔层202、第二间隔层203以及保护层204构成NON的结构，降低栅极结构210与相邻的导电结构之间的寄生电容。0100在一些实施例中，基底200内具有浅沟槽隔离结构、轻掺杂。

49、区208以及掺杂区209。基底200包括沟道区，栅极结构210位于沟道区上，两个轻掺杂区208分别位于沟道区的两侧，两个掺杂区209分别位于两个轻掺杂区208远离沟道区的一侧。0101在一些实施例中，沿垂直于基底200表面的方向，保护层204的厚度小于或等于凹槽217的深度。如此，保护层204可以作为栅盖帽层214的保护层。0102在一些实施例中，介质层220位于凹槽217内，位于凹槽217底部的介质层220的顶面不低于保护层204的顶面。0103在一些实施例中，介质层220包括层叠的第一介质层218以及第二介质层219，第一介质层218的顶面不低于保护层204的顶面。0104在一些实施例中，。

50、沿垂直于基底200表面的方向，凹槽217的深度与栅盖帽层214的厚度的比值范围为0.10.5。如此，可以在刻蚀栅盖帽层214形成凹槽217的过程中，将形成第一间隔层202以及第二间隔层203的刻蚀过程所出现的刻蚀缺陷去除，剩余的栅盖帽层214的膜层的均匀性以及表面性能较好，沉积在其上的保护层204的性能也对应较好；而且，栅盖帽层214自身的稳定性较好，可以支撑位于其上的第一接触插塞。0105在一些实施例中，还包括第一接触插塞223以及第二接触插塞224，第一接触插塞223贯穿介质层220、保护层204以及栅盖帽层214且与栅导电层213接触，第一接触插塞223还位于凹槽217内；第二接触插塞2。