基于SAR-ADC的多序列转换方法和电路.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202410004467.7(22)申请日 2024.01.03(71)申请人 江苏云途半导体有限公司地址 214000 江苏省无锡市滨湖区建筑西路777号A10幢8层808(72)发明人 陈勇周建(74)专利代理机构 北京天盾知识产权代理有限公司 11421专利代理师 宋凌林(51)Int.Cl.H03M 1/46(2006.01)(54)发明名称一种基于SAR-ADC的多序列转换方法和电路(57)摘要本发明涉及一种基于SARADC的多序列转换方法和电路，所述电路包括:寄存器配置模块，触发监测模。

2、块和序列组合模块；采用了分时复用，即同一个时间点仅有一个模拟通道进行模数转换；通道源用来指定当前用于转换的模拟通道；若干个通道源组织在一起形成一个序列；触发模式分为通道触发模式single mode和序列触发模式sequence mode。本发明支持多通道的序列转换，可以自由组合为四个基本序列，同时各个序列的工作模式和序列长度独立可配，在不增加硬件资源的情况下，最大化的降低了软件参与度，极大丰富了应用场景，提高了灵活性。权利要求书2页 说明书9页 附图1页CN 117498868 A2024.02.02CN 117498868 A1.一种基于SARADC的多序列转换电路，其特征在于，所述电路包。

3、含：寄存器配置模块，触发监测模块和序列组合模块；所述寄存器配置模块用于配置序列配置寄存器SEQCFG和8个通道配置寄存器CHCFGx(x=18)；用于描述四个基本序列SEQ1SEQ4；所述序列配置寄存器SEQCFG是32bit寄存器；包括S1MDS4MD位：是序列SEQ1SEQ4触发模式控制位；其中：0为序列触发模式，1为通道触发模式；T1ENT4EN：是序列SEQ1SEQ4的触发源使能控制位，0为失效，1为使能；S1LENS4LEN：是序列SEQ1SEQ4的长度控制位；其中：所述通道配置寄存器CHCFGx(x=18)是32bit寄存器；通道配置寄存器CHCFG1包含通道源CHSRC1 CHS。

4、RC4；通道配置寄存器CHCFG2包含通道源CHSRC5 CHSRC8；以此类推，通道配置寄存器CHCFG8包含通道源CHSRC29 CHSRC32；CHSRC1 CHSRC32通道源的值132对应模拟通道ANA_CH1ANA_CH32；若干个通道源组织在一起形成一个序列；所述触发监测模块设置输入信号触发源HWT1HWT4；四个触发源HWT1HWT4，分别对应每个基本序列SEQ1SEQ4；触发源HWT1HWT4信号用于接收芯片引脚或者其他IP的输出，经过三级同步SYNC1SYNC3和&逻辑，在获取使能后的触发源的上升沿trig1_pretrig4_pre脉冲作为预触发信号；4路预触发信号tri。

5、g1_pretrig4_pre为脉冲信号，经过序列选择模块的时序逻辑，输出4bit的序列选择seq_sel4:1信号，作为序列信息的选择信号；所述4路预触发信号trig1_pretrig4_pre经过延时和“OR”操作，产生trig_event信号，trig_event作为真正的有效触发信号去触发转换控制逻辑模块进行通道转换，从而使得触发通道转换之前，序列相关配置已经完成切换并且保持稳定；等到所选择的序列转换完成，转换控制逻辑模块将seq_conv_done信号置1，此信号将序列选择信号清0，完成序列的转换；序列选择信号被送到序列组合模块，用来选择和切换序列配置信息；所述序列组合模块包含序列配。

6、置模块，3个多路选择单元MUX1/MUX2/MUX3，计数器Counter和通道源列表；其中：所述通道源列表包括32个通道源CHSRC1CHSRC32，每个通道源CHSRCx（x=132）包含32个模拟通道的配置信息；所述计数器Counter的cnt_val 输出值作为通道源列表的索引，指向通道源列表的哪一个通道源CHSRCy，相应通道源CHSRCy的值则表示当前选择的具体通道ANA_CHz，切换通道的时候，计数器递增以修改通道源列表的索引值，从而切换到下一个通道源所代表的模拟通道；所述序列配置模块用于整合来自寄存器配置模块的序列配置信息，序列配置信息包含触发模式以及序列的起始位置信息；所述多。

7、路选择单元MUX1/MUX2/MUX3，多路选择单元选择来自触发检测模块的seq_sel4:1信号，MUX1用于选择序列的触发模式，MUX2和MUX3用于选择序列的起始和结束地址；序列转换采用了分时复用，同一个时间点仅有一个模拟通道进行模数转换；触发源单次触发一个通道称为通道触发模式，需要多次触发才能够完成包含多个通道源的一个序列的转换。2.根据权利要求1所述的基于SARADC的多序列转换电路，其特征在于，寄存器配置模块设置外部读写接口，以支持对基本序列长度和组织方式的动态更新。3.根据权利要求2所述的基于SARADC的多序列转换电路，其特征在于，为每个序列配权利要求书1/2 页2CN 117。

8、498868 A2置独立的触发源。4.一种基于SARADC的多序列转换方法，其特征在于，使用权利要求13中任一项所述的基于SARADC的多序列转换电路进行多序列转化电路。5.一种芯片，其特征在于，包括如权利要求13中任一项所述的基于SARADC的多序列转换电路。6.一种计算终端，其特征在于，包括如权利要求13中任一项所述的基于SARADC的多序列转换电路。7.一种基于SARADC的多序列转换系统，其特征在于，包括如权利要求13中任一项所述的基于SARADC的多序列转换电路。8.一种基于SARADC的多序列转换数字电路，其特征在于，包括如权利要求13中任一项所述的基于SARADC的多序列转换电路。

9、。权利要求书2/2 页3CN 117498868 A3一种基于SARADC的多序列转换方法和电路技术领域0001本发明属于数模转换技术领域，尤其涉及一种基于SARADC的多序列转换方法和电路。背景技术0002随着集成电路和数字信号处理技术的快速发展，我们可以在数字域里实现比模拟域里更高精度，更快速度，更低价格的各种信号处理功能，因此，模数转换器作为模拟系统和数字系统的接口就变得非常重要。为了使用强大的数字信号处理技术来对真实世界中的模拟信号进行处理，用于在模拟信号和数字信号之间起桥梁作用的模数转换器在电视、移动装置和其他消费电子产品中，均得到了极为广泛的应用。0003而在各种类型的模数转换器当。

10、中，逐次逼近型的模数转换器(SARADC)因为其低功耗，中等精度和中高分辨率而得到了广泛的应用。逐次逼近模数转换器(SARADC)的精度较高，功耗和面积小，并且随着纳米级互补金属氧化物半导体(CMOS)工艺的成熟，实现高速高精度SARADC也成为可能。近年来，SARADC的研究成果中精度已经可达16位。0004传统MCU集成的SARADC，数字设计部分转换序列的配置较为单一，无法满足当前更多新的应用场景，从而降低了MCU的通用性特点，传统方案大多只支持单触发源触发单个通道转换或者单个序列转化。当遇到要求单序列足够长，多序列组合且独立可配，就无法满足应用需求。尤其是在基于双电机高效智能FOC电机。

11、应用当中，提供了很好的帮助。0005传统的MCU方案通过例化两个或者以上的SARADC模块，实现多序列转换，这就带了很高的芯片成本和硬件开销；尤其是当电机应用的冗余程度和需求更高时，会带来大量的芯片面积浪费；当多序列转换对实时性要求不高的情况下，或者仅仅对某一个序列的实时性要求较高的情况下，通过例化一个SARADC模块可以有效降低芯片成本，但是，传统的设计方案需要通过软件进行序列配置的频繁切换，降低了实时性，使得改进后CPU占用率大大降低；本发明支持最高32个通道的序列转换，可以自由组合为四个基本序列，同时各个序列的工作模式和序列长度独立可配，在不增加硬件资源的情况下，最大化的降低了软件参与度。

12、，极大丰富了应用场景，提高了灵活性，在较少开销的前提下实现了基本序列的动态更新。发明内容0006为了解决现有技术中的上述问题，本发明提出了一种基于SARADC的多序列转换方法和电路，所述电路包含：寄存器配置模块，触发监测模块和序列组合模块；所述寄存器配置模块用于配置序列配置寄存器SEQCFG和8个通道配置寄存器CHCFGx(x=18)；用于描述四个基本序列SEQ1SEQ4；所述序列配置寄存器SEQCFG是32bit寄存器；包括S1MDS4MD位：是序列SEQ1SEQ4触发模式控制位；其中：0为序列触发模式，1为通道触发模式；T1ENT4EN：是序列SEQ1SEQ4的触发源使能控制位，0为失效，。

13、1为使能；S1LENS4LEN：是序列SEQ1SEQ4的长度控制位；说明书1/9 页4CN 117498868 A4其中：所述通道配置寄存器CHCFGx(x=18)是32bit寄存器；通道配置寄存器CHCFG1包含通道源CHSRC1 CHSRC4；通道配置寄存器CHCFG2包含通道源CHSRC5 CHSRC8；以此类推，通道配置寄存器CHCFG8包含通道源CHSRC29 CHSRC32；CHSRC1 CHSRC32通道源的值132对应模拟通道ANA_CH1ANA_CH32；若干个通道源组合在一起形成一个序列；所述触发监测模块设置输入信号触发源HWT1HWT4；四个触发源HWT1HWT4，分别对。

14、应每个基本序列SEQ1SEQ4；触发源HWT1HWT4信号用于接收芯片引脚或者其他IP的输出，经过三级同步SYNC1SYNC3和&逻辑，在获取使能后的触发源的上升沿trig1_pretrig4_pre脉冲作为预触发信号；4路预触发信号trig1_pretrig4_pre为脉冲信号，经过序列选择模块的时序逻辑，输出4bit的序列选择seq_sel4:1信号，作为序列信息的选择信号；所述4路预触发信号trig1_pretrig4_pre经过延时和“OR”操作，产生trig_event信号，trig_event作为真正的有效触发信号去触发转换控制逻辑模块进行通道转换，从而使得触发通道转换之前，序列相。

15、关配置已经完成切换并且保持稳定；等到所选择的序列转换完成，转换控制逻辑模块将seq_conv_done信号置1，此信号将序列选择信号清0，完成序列的转换；序列选择信号被送到序列组合模块，用来选择和切换序列配置信息；所述序列组合模块包含序列配置模块，3个多路选择单元MUX1/MUX2/MUX3，计数器Counter和通道源列表；其中：所述通道源列表包括32个通道源CHSRC1CHSRC32，每个通道源CHSRCx（x=132）包含32个模拟通道的配置信息；所述计数器Counter的cnt_val 输出值作为通道源列表的索引，指向通道源列表的哪一个通道源CHSRCy，相应通道源CHSRCy的值则表。

16、示当前选择的具体通道ANA_CHz，切换通道的时候，计数器递增以修改通道源列表的索引值，以切换到下一个通道源所代表的模拟通道；所述序列配置模块用于整合来自寄存器配置模块的序列配置信息，序列配置信息包含触发模式以及序列的起始位置信息；所述多路选择单元MUX1/MUX2/MUX3，多路选择单元选择来自触发检测模块的seq_sel4:1信号，MUX1用于选择序列的触发模式，MUX2和MUX3用于选择序列的起始和结束地址。0007进一步的，序列转换采用了分时复用，同一个时间点仅有一个模拟通道进行模数转换。0008进一步的，寄存器配置模块设置外部读写接口，以支持对基本序列长度和组织方式的动态更新。000。

17、9进一步的，触发源单次触发一个通道称为通道触发模式，需要多次触发才能够完成包含多个通道源的一个序列的转换。0010进一步的，为每个序列配置独立的触发源。0011一种基于SARADC的多序列转换方法，使用上述基于SARADC的多序列转换电路进行多序列转化。0012一种芯片，包括上述基于SARADC的多序列转换电路。0013一种计算终端，包括所述的基于SARADC的多序列转换电路。0014一种基于SARADC的多序列转换系统，包括所述的基于SARADC的多序列转换电说明书2/9 页5CN 117498868 A5路。0015一种基于SARADC的多序列转换数字电路，包括所述的基于SARADC的多序。

18、列转换电路。0016本发明的有益效果包括：（1）支持多通道的序列转换，可以自由组合为四个基本序列，同时各个序列的工作模式和序列长度独立可配，在不增加硬件资源的情况下，极大丰富了应用场景，提高了灵活性；通过设置虚拟的通道源CHSRC1CHSRC32，使得在寄存器中的虚拟通道源能够用来选择一个模拟通道ANA_CHx，（2）多序列自由组合方式可以平衡序列数量和单序列通道源数量，适应更多的应用场景；既可以满足某些对序列通道数量有要求的应用，又可以满足独立触发多序列转换的应用；适应了对实时性要求不高或者只对某个序列有较高实时性要求的情况，此时可大大降低芯片成本；更重要的是，多序列转换方式可以降低软件参与。

19、度，采用硬件触发方式提高多序列ADC转换的控制精度；（3）通过本地计算终端对基本序列的使用数据更新序列SEQ1SEQ4的长度控制位S1LENS4LEN，通过减少基本序列的切换次数来进一步的保障序列转换的稳定性；根据相同使用场景中多个计算终端对基本序列的使用数据，更新通道配置寄存器CHCFGx(x=18)的配置数据，以实现动态序列和本地计算终端的定制化的基本序列组成；提高计算环境中多个计算终端对序列触发模式的使用频率，提高基本序列的可用性；基于数据或者大数据分析来动态支持基本序列的动态更新和部分动态更新，大大提高了序列转换的效率。附图说明0017此处所说明的附图是用来提供对本发明的进一步理解，构。

20、成本申请的一部分，但并不构成对本发明的不当限定，在附图中：图1为本发明提供的基于SARADC的多序列转换电路示意图。0018图2为本发明提供的一实施例的序列转换时序示意图。具体实施方式0019下面将结合附图以及具体实施例来详细说明本发明，其中的示意性实施例以及说明仅用来解释本发明，但并不作为对本发明的限定。0020所述SARADC多序列转换电路采用了分时复用，即同一个时间点仅有一个模拟通道进行模数转换，将一次通道转换分为采样保持阶段和转换阶段；通道源用来指定当前用于转换的模拟通道；若干个通道源（用通道标识指示）组织在一起形成一个序列；触发模式分为通道触发模式single mode和序列触发模式。

21、sequence mode；触发源单次触发一个通道称为通道触发模式，需要多次触发才能够完成包含多个通道源的一个序列的转换；触发源单次触发一个序列称为序列触发模式，一次触发完成整个序列的转换；可以根据应用需求为每个序列选择合适的触发模式；所述SARADC支持32个模拟通道ANA_CH1ANA_CH32，通过设置虚拟的通道源CHSRC1CHSRC32，使得在寄存器中的虚拟通道源能够用来选择一个模拟通道ANA_CHx；触发模式兼容现有的单通道触发模式，设置有通道触发模式single mode和序列说明书3/9 页6CN 117498868 A6触发模式sequence mode；如附图1所示，本发明。

22、提出一种基于SARADC的多序列转换电路；所述电路包括：寄存器配置模块（Registers configuration模块），触发监测模块(Trigger detection模块)和序列组合模块(SEQ combination模块)；所述寄存器配置模块用于配置序列配置寄存器SEQCFG和8个通道配置寄存器CHCFGx(x=18)；所述序列配置寄存器SEQCFG是32bit寄存器；其功能描述如下表1所示：表10021功能描述：S1MDS4MD：序列SEQ1SEQ4触发模式控制位；其中：0为序列触发模式（sequence mode），1为通道触发模式（single mode）；定义四个基本序列SE。

23、Q1SEQ4；优选的：每个基本序列SEQ1SEQ4包含的通道源数量称为序列长度，每个基本序列的长度可配，但四个基本序列的总长度应小于等于32；T1ENT4EN：序列SEQ1SEQ4的触发源使能控制位 0为disable，1为enable；S1LENS4LEN：序列SEQ1SEQ4的长度控制位，每个序列的长度范围 132，如S1LEN=7则代表SEQ1的长度为7；此外需要保证SEQ1SEQ4的总长度应小于等于32；优选的：寄存器配置模块设置外部读写接口；支持根据计算终端对通道（模拟通道、虚拟通道源或通道源）的使用数据动态更新基本序列的长度和基本序列的组织方式；所述使用数据中包括一个或者多个由通道。

24、标识及其使用顺序所构成通道序列；具体的：根据计算终端对通道的使用数据更新序列SEQ1SEQ4的长度控制位S1LENS4LEN，以减少基本序列的切换次数，从而进一步的保障序列转换的稳定性；根据多个计算终端对基本序列的使用数据，更新通道配置寄存器CHCFGx(x=18)的配置数据，以实现动态序列更新，提高计算环境中多个计算终端对序列触发模式的使用频率，提高基本序列的可用性；所述使用数据来自于计算终端的SARADC使用数据或大数据；其实际上就是，进行通道转换的具体通道及其转换顺序；因为通道转换所涉及的通道及其顺序实际上是跟计算终端及其场景密切相关的；优选的：计算终端和SARADC多序列转换电路通信连。

25、接，或SARADC多序列转换电路包含于计算终端中实现SARADC多序列转换功能；优选的；所述多个计算终端处于相同的使用场景中；优选的：在完成一次序列转换后，确定是否需要进行序列配置寄存器和通道配置寄存器CHCFGx(x=18)的更新配置，如果需要，则寄存器配置模块将更新数据通过外部读写接口从外部寄存器中读入，然后写入序列配置寄存器和通道配置寄存器中；优选的：当通道使用数据显示计算终端或者处于相同使用场景的多个计算终端的通道使用行为发生变化时，确定需要进行更新配置；其中：所述高频通道子序列中包含的模拟通道的标识是重复或者不重复的；也就是说，模拟通道列表中所有的模拟通道配置信息可以是相同或者不同的。

26、，完全取决于模拟说明书4/9 页7CN 117498868 A7通道的使用数据所呈现的使用行为；也就是说，可以通过通道的使用数据分析来实现对本地计算终端的定制化的基本序列；优选的；记录通道的使用数据；从使用数据中发现高频通道子序列，将高频通道子序列按照出现次数的高低从高到低排序，获取排名靠前者并称为更新基本序列SEQ1SEQ4，当SEQ1SEQ4 和已有基本序列SEQ1SEQ4之间存在不同时，确定需要进行更新配置；其中：所述不同包括SEQi(i=14)和其对应的 SEQi中包含的通道的个数、顺序或通道标识存在不同，还包括子序列的出现顺序不同；也就是说，即使4个子序列是完全相同的，但是若其顺序不。

27、同，也就是说SEQi和其对应的SEQi 是不同的，也视为不同，而需要进行更新配置；高频通道子序列是指出现此处超过预设值的子序列；优选的：所述使用数据包括本地计算终端的通道使用数据和多个处于相同的使用场景计算终端共同产生的使用数据；当所述使用数据来自本地计算终端时；本地计算终端在需要进行更新配置时，直接将新的配置信息取代旧的配置信息以动态改变基本序列；而当使用数据来自于多个计算终端时，本地计算终端用部分新的配置信息替代旧的配置信息，以改变部分基本序列；也就是说，只改变部分的基本序列；所述本地计算终端用部分新的配置信息替代旧的配置信息，以改变部分基本序列；具体为：使用数据中包括多条通道序列；分析使。

28、用数据中的通道序列，从通道序列中找到出现次数高的通道子序列称为高频通道子序列；将高频通道子序列按照出现次数的高低从高到低排序，获取排名靠前4位并称为更新基本序列SEQ1SEQ4；将更新基本序列按照出现次数分组，使得分组之间的平均出现次数具有大的差距（较大差距通过阈值判断，或者比值判断，当比值大于预设比例时确定为具有较大差距），当所述分组个数大于1组时；根据分组的平均出现次数和平均序列长度判断分组是否保留；当平均出现次数乘以平均序列长度得到的分组分值之间存在差距（差距通过比值判断，当比值大于预设比例时确定为具有差距）时，保留分组分值高的分组内的更新基本序列，而丢弃分组分值低的分组内的更新基本序列。

29、；此时更新基本序列的个数为Nnew,且Nnew4；用Nnew个更新基本序列替换已有基本序列中的后Nnew个已有基本序列，而保留基本序列中前4Nnew个已有基本序列；从而实现用部分新的配置信息替代旧的配置信息，以改变部分已有基本序列优选的：所述外部寄存器设置于计算终端中；所述外部寄存器由寄存器控制单元控制，所述外部寄存器和所述寄存器控制单元连接；所述寄存器控制单元包括与总线连接的总线接口和中央处理器；所述中央处理器用于对使用数据进行预处理和上述分析，并得到分析结果；所述分析结果中包括更新的配置信息；也就是需要由外部寄存器写入的新的配置信息；更新的配置信息就包括更新基本序列；所述通道配置寄存器CH。

30、CFGx(x=18)是32bit寄存器；其功能描述如下表2所示：表20022功能描述：通道配置寄存器CHCFG1包含通道源CHSRC1 CHSRC4；说明书5/9 页8CN 117498868 A8通道配置寄存器CHCFG2包含通道源CHSRC5 CHSRC8；.通道配置寄存器CHCFG8包含通道源CHSRC29 CHSRC32；CHSRC1 CHSRC32：由于在默认情况下，通道源的值132对应模拟通道ANA_CH1ANA_CH32；如CHSRC1=7则选择模拟通道ANA_CH7用于模数转换；不同的通道源可以选择同一个模拟通道；通道源的值为0表示不选择任何模拟通道；通道源用来指定当前用于转换。

31、的模拟通道；若干个通道源组合在一起形成一个序列；优选的：所述通过扩展CHSRC1 CHSRC32的bit位实现模拟通道数量的扩展，从而实现固有SARADC的兼容性支持；如上表2所示，当其bit设置为朝向虚线方向移动时，实现了bit为从5位到6位的扩展，从而支持64个模拟通道；当然，可以进一步利用剩余的bit位来做进一步的扩展，从而实现大型或乃至多片固有SARADC的并行驱动；所述触发监测模块(Trigger detection模块)设置输入信号触发源HWT1HWT4；触发源HWT1HWT4信号用于接收芯片引脚或者其他IP的输出，经过三级同步SYNC1SYNC3和&逻辑，在获取使能后（TxEN=。

32、1）的触发源的上升沿trig1_pretrig4_pre脉冲作为预触发信号；所述4路预触发信号trig1_pretrig4_pre为脉冲信号，经过序列选择模块(seq selection)的时序逻辑，输出4bit的序列选择seq_sel4:1信号，作为序列信息的选择信号；所述4路预触发信号trig1_pretrig4_pre经过延时和“OR”操作，产生trig_event信号，trig_event作为真正的有效触发信号去触发转换控制逻辑模块进行通道转换，从而使得触发通道转换之前，序列相关配置已经完成切换并且保持稳定；等到所选择的序列转换完成，转换控制逻辑模块将seq_conv_done信号置1。

33、，此信号将序列选择信号清0，完成序列的转换；序列选择信号被送到序列组合模块，用来选择和切换和下一序列相应的配置；以SEQ1为例，当检测到有效的触发信号trig1_pre，相应的seq_sel1将置1，表示启动序列SEQ1，等到序列SEQ1转换完成，转换控制逻辑模块（Conversion control logic模块）将seq_conv_done信号置1，此信号将seq_sel1清0，完成SEQ1序列的转换；信号seq_sel4:1送到序列组合模块（SEQ combination模块），用来选择和切换序列SEQ1相应的配置；优选的：定义四个触发源HWT1HWT4，分别对应每个基本序列SEQ1S。

34、EQ4，为其配置独立的触发源；所述序列组合模块(SEQ combination模块)包含序列配置模块（seq configuration模块），3个多路选择单元MUX1/MUX2/MUX3，计数器Counter和通道源列表（Channel source list）；所述通道源列表包括32个通道源CHSRC1CHSRC32，每个通道源CHSRCx（x=132）包含32个模拟通道的配置信息；通过切换通道源来实现模拟通道切换；通道源列表通过寄存器CHCFG1CHCFG8实现配置更新；设置032为通道源列表的地址，0表示Null不选择任何通道；所述计数器Counter的cnt_val 输出值作为通道源。

35、列表的索引，表示指向通道源列表的哪一个通道源CHSRCy，通道源CHSRCy的值则表示当前选择的具体通道ANA_CHz，所以cnt_val 计数值发生变化，则指向了CHSRCy所代表的通道ANA_CHz发生变化；切换通道的时候，也就是当一个序列转换过程中，每一个通道转换完成，计数器+1即修改通道源列表的索说明书6/9 页9CN 117498868 A9引值，就可以切换到下一个通道源所代表的模拟通道；所述序列配置模块（seq configuration）用于整合来自寄存器配置模块（Registers configuration模块）的序列配置信息，序列配置信息包含触发模式以及序列的起始位置信息等。

36、；其中：触发模式来自寄存器SxMD，转换控制逻辑模块（Conversion control logic模块）根据触发模式和模拟模块（SARADC模块）完成相应的转换；序列的起始位置信息如下表3：表30023在通道配置寄存器CHCFGx(x=18)被配置完毕后，通道源列表中的数据是确定和暂时固定的；实际上，通道源列表中的模拟通道顺序在场景确定的情况下是相对固定的；本发明通过序列SEQ1SEQ4的长度控制位的修改，可以进一步减少序列的切换顺序，从而实现序列的相对扩展；例如：当S1LEN从8修改为16时，SEQ1的长度将覆盖原来的 SEQ1和SEQ2，这样就避免了一次序列的切换；同时也相当于挪出了一。

37、个SEQ的位置，从而可以容纳多一个的基本序列；实际上，通过同样的方式，甚至可以使得SEQ1覆盖所有的4个基本序列；当SEQ长度为1时，实际上就是传统的通道触发模式；当然这都取决于当前计算终端对模拟通道的使用方式和使用顺序；表中，SxLEN=0表示序列SEQx为空，不包含任何通道源，即使有触发信号也不会触发转换（对应通道源列表中的Null0）；所述多路选择单元MUX1/MUX2/MUX3，多路选择单元选择来自触发检测模块（Trigger detection模块）的seq_sel4:1信号，MUX1用于选择序列的触发模式，MUX2和MUX3用于选择序列的起始和结束地址，当seq_sel3:0出现多。

38、bit位同时为1的时候，则高bit位优先级高于低bit位 ；所述为计数器Counter，用于序列的通道转换计数，MUX2和MUX3输出的起始和结束地址规定了计数器的初始值initial_val和结束值end_val，当来自触发检测模块（Trigger detection模块）的seq_sel4:1信号发生改变的时候，即新的有效预触发信号到来的时候，将计数器的值初始化到initial_val，随着有效触发信号trig_event信号触发控制逻辑模块（Conversion control logic模块）进行模拟通道转换，通道转换完成时控制逻辑模块产生脉冲信号ch_conv_done表示当前模拟通。

39、道转换完成，计数器会随着ch_conv_done脉冲信号的到来而进行+1 操作，当计数器的值累加到end_val的时候，将重新回到初始值initial_val，等待下一个序列的触发信号；当出现initial_val=end_val=0的时候，意味着触发的序列SEQx为空，不包含任何通道源，计数器的值保持为0；计数器的数值作为Channel source list 通道源列表的地址，相应的通道源包含了模拟通道配置信息，输出的ch_sel作为模拟通道MUX的选择信号，计数器累加的过程即为序列的通道切换的过程。说明书7/9 页10CN 117498868 A100024实施例1附图2示出了一种具体的。

40、序列转换时序图；其中：S1LEN5:0=6 h2，S2LEN5:0=6h8；SEQ1通道长度配置为2（initial_val=1，end_val=2)；SEQ2通道长度配置为8（initial_val=3，end_val=10)；SEQ1序列触发模式为singlemode，SEQ2序列触发模式为sequencemode；此时，当前只配置两个非空序列SEQ1和SEQ2；SEQ1的配置信息如下：序列长度信息为S1LEN5:0=6 h2）；通道源配置 CHSRC1=2（即ANA_CH2）,CHSRC2=4（即ANA_CH4）；触发模式配置为single mode）；如附图2所示，HWT1为SEQ1的。

41、触发源，当前模式配置为single mode，触发源的单次触发完成一个通道转换，第一次触发完成CHSRC1=2（即ANA_CH2）转换，转换完成之后计数器+1，即切换到下一个通道CHSRC2=4（即ANA_CH4），并等待新一轮触发源的到来，当新的触发源到来，完成CHSRC2=4（即ANA_CH4）的通道转换，至此完成了序列SEQ1的整个转换，Counter回到当前序列的初始值（即counter=initial_val）；SEQ2的配置信息如下：序列长度信息为S2LEN5:0=6 h8）；通道源配置 CHSRC3=1（即ANA_CH1）,CHSRC4=3（即ANA_CH3）CHSRC10=15。

42、（即ANA_CH15）；触发模式配置为sequence mode；如附图2所示，HWT2为SEQ2的触发源，当前模式配置为sequence mode，触发源的单次触发完成整个序列的通道转换，如图一个HWT2的到来，按照顺序，依次完成CHSRC3=1（即ANA_CH1）,CHSRC4=3（即ANA_CH3）CHSRC10=15（即ANA_CH15）等8个通道的转换，转换过程中每一个通道转换完成counter+1，索引到下一个通道并自动完成转换，直到整个序列结束；Counter回到当前序列的初始值（即counter=initial_val）；本发明支持最高32个通道的序列转换，可以自由组合为四个基。

43、本序列，同时各个序列的工作模式和序列长度独立可配，在不增加硬件资源的情况下，极大丰富了应用场景，提高了灵活性；多序列自由组合方式可以平衡序列数量和单序列通道源数量，适应更多的应用场景；既可以满足某些对序列通道数量有要求的应用，又可以满足独立触发多序列转换的应用；适应了对实时性要求不高或者只对某个序列有较高实时性要求的情况，此时可大大降低芯片成本；具体的很好的应用于FOC系统，在FOC系统的单电阻电机应用当中，对采集相位电流的实时性要求很高，且在一个控制周期内需要两次采集电流，所以该序列需要配置为通道触发模式，此外，还要求采集温度，内部电压监测等对实时性要求不高，但是对序列通道数量要求较高，可以。

44、配置为序列触发模式。这个时候序列独立可配，支持组合方式的优势得到了体现；更重要的是，多序列转换方式可以降低软件参与度，采用硬件触发方式提高多序列ADC转换的控制精度；本发明是参照根据本发明实施例的方法、装置(模块、系统)、和计算机程序产品的流程图和/或方框图来描述。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程说明书8/9 页11CN 117498868 A11序指令到通用计算机、专用计算机、嵌入式计算机或者其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的。

45、指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。0025需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。0026尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。0027最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。说明书9/9 页12CN 117498868 A12图 1图 2说明书附图1/1 页13CN 117498868 A13。