半导体结构及其制作方法.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202410004381.4(22)申请日 2024.01.03(71)申请人 长鑫新桥存储技术有限公司地址 230601 安徽省合肥市经济技术开发区新淮大道2788号(72)发明人 李松雨(74)专利代理机构 华进联合专利商标代理有限公司 44224专利代理师 鲁盛楠(51)Int.Cl.H10B 12/00(2023.01)(54)发明名称半导体结构及其制作方法(57)摘要本公开涉及一种半导体结构及其制作方法，涉及集成电路领域，半导体结构的制作方法包括：提供衬底，衬底上形成有第一沟槽，衬底包括。

2、有源区及环绕有源区的隔离结构，第一沟槽包括第一槽部和第二槽部，第一槽部暴露出有源区的中间区域，第二槽部暴露出部分隔离结构，第二槽部的尺寸小于第一槽部的尺寸；形成接触材料层和第一隔离层，接触材料层填充第一槽部并覆盖第二槽部的侧壁，第一隔离层覆盖第二槽部中的接触材料层并填充第二槽部未被填充的区域；刻蚀去除第二槽部中暴露出的接触材料层，第一隔离层底部的接触材料层和第一槽部中的接触材料层断开，第一槽部中剩余的接触材料层形成位线接触插塞，避免造成器件短接。权利要求书2页 说明书11页 附图11页CN 117529101 A2024.02.06CN 117529101 A1.一种半导体结构的制作方法，其特。

3、征在于，包括：提供衬底，所述衬底上形成有第一沟槽，所述衬底包括有源区以及环绕所述有源区设置的隔离结构，所述第一沟槽包括相连的第一槽部和第二槽部，所述第一槽部暴露出所述有源区的中间区域，所述第二槽部暴露出部分所述隔离结构，所述第二槽部的尺寸小于所述第一槽部的尺寸；形成接触材料层和第一隔离层，所述接触材料层填充所述第一槽部并覆盖所述第二槽部的侧壁，所述第一隔离层覆盖所述第二槽部中的所述接触材料层并填充所述第二槽部未被填充的区域；刻蚀去除所述第二槽部中暴露出的所述接触材料层，以使所述第一隔离层底部的所述接触材料层和所述第一槽部中的所述接触材料层断开，所述第一槽部中剩余的所述接触材料层形成位线接触插塞。

4、。2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述接触材料层包括第一接触材料层和第二接触材料层，所述形成接触材料层和第一隔离层，包括：形成第一接触材料层，所述第一接触材料层覆盖所述第一槽部以及所述第二槽部的槽壁；形成第一初始隔离层，所述第一初始隔离层覆盖所述第一接触材料层并填充满所述第二槽部；刻蚀去除所述第一槽部中的所述第一初始隔离层，保留在所述第二槽部中的所述第一初始隔离层作为所述第一隔离层；形成所述第二接触材料层，所述第二接触材料层填充所述第一槽部未被填充的区域。3.根据权利要求1所述的半导体结构的制作方法，其特征在于，刻蚀去除所述第二槽部中暴露出的所述接触材料层之前，所述制。

5、作方法还包括：形成位线，所述位线沿第一方向延伸，所述位线覆盖沿所述第一方向排列的多个所述位线接触插塞。4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述形成位线，包括：形成位线材料叠层，所述位线材料叠层覆盖所述接触材料层以及所述第一隔离层；刻蚀去除部分所述位线材料叠层，将所述位线材料叠层划分成沿所述第一方向延伸且沿第二方向间隔排布的所述位线，且暴露出所述第一隔离层以及所述第一隔离层周围的所述接触材料层；所述刻蚀去除所述第二槽部中暴露出的所述接触材料层，包括：以所述位线为掩膜刻蚀所述接触材料层，去除所述第一槽部及所述第二槽部中暴露出的所述接触材料层，保留所述第一隔离层覆盖的接触材料层。

6、作为第二隔离层。5.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述提供衬底，包括：提供初始衬底；在所述初始衬底上形成图形化的掩膜结构，所述掩膜结构包括堆叠的第一掩膜层和第二掩膜层；以所述掩膜结构为掩膜刻蚀所述初始衬底，以得到形成有第一沟槽的衬底；所述形成接触材料层和第一隔离层之后，还包括：去除所述第二掩膜层；部分去除所述第一掩膜层，剩余的所述第一掩膜层作为位线接触层，所述位线接触层权利要求书1/2 页2CN 117529101 A2与所述位线接触插塞相连。6.根据权利要求34中任一项所述的半导体结构的制作方法，其特征在于，所述制作方法还包括：形成覆盖所述位线和所述位线接触插塞的绝缘。

7、侧墙，所述绝缘侧墙的材料填充所述第一槽部和所述第二槽部未被填充的区域，或者，所述绝缘侧墙填充所述第一槽部未被填充的区域且封闭所述第二槽部的槽口，以在所述第二槽部中形成环绕所述第一隔离层的空气隙。7.一种半导体结构，其特征在于，所述半导体结构包括：衬底，所述衬底包括有源区以及环绕所述有源区设置的隔离结构，所述衬底上设置有第一沟槽，所述第一沟槽包括相连的第一槽部和第二槽部，所述第一槽部对应于所述有源区的中间区域，所述第二槽部设置在所述第一槽部之间，所述第二槽部的尺寸小于所述第一槽部的尺寸；位线接触插塞，设置在所述第一槽部中，所述位线接触插塞和所述有源区的中间区域接触连接；第一隔离层，设置在所述第二。

8、槽部中，所述第一隔离层和所述第二槽部的槽壁隔开设置，且所述第一隔离层和所述位线接触插塞隔开设置；第二隔离层，设置在所述第一隔离层的下方。8.根据权利要求7所述的半导体结构，其特征在于，所述位线接触插塞包括相连的第一接触材料部和第二接触材料部，所述第一接触材料部覆盖所述第一槽部沿第一方向的侧壁，所述第二接触材料部与所述有源区的中间区域接触，所述第一接触材料部与所述第二隔离层于同一工艺中形成。9.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：位线，沿第一方向延伸，所述位线覆盖沿所述第一方向排列的多个所述位线接触插塞；绝缘侧墙，覆盖所述位线和所述位线接触插塞的侧壁；所述绝缘侧墙部。

9、分填充所述第一槽部和所述第二槽部中，或者，所述绝缘侧墙部分填充所述第一槽部中且封闭所述第二槽部的槽口，所述第二槽部中设置有环绕所述第一隔离层和所述第二隔离层的空气隙。10.根据权利要求9所述的半导体结构，其特征在于，所述半导体结构还包括：位线接触层，设置在所述位线的下方，所述位线接触层和所述位线接触插塞相连。权利要求书2/2 页3CN 117529101 A3半导体结构及其制作方法技术领域0001本公开涉及集成电路技术领域，特别是涉及一种半导体结构及其制作方法。背景技术0002动态随机存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导。

10、体存储器，其由多个存储单元构成，每个存储单元通常包括晶体管和电容器。晶体管的栅极与字线电连接，晶体管的源极和漏极分别与位线和电容器电连接。字线上的字线电压能够控制晶体管的开启与关闭，从而能够通过位线读取存储在电容器中的数据信息，或者将数据信息写入电容器中。0003随着半导体存储器关键尺寸的微缩，形成位线接触插塞的过程中会形成槽宽较小的沟槽，沉积接触材料形成位线接触插塞时，由于部分沟槽尺寸小、深宽比大，沟槽中的接触材料容易出现填充不均匀、局部无填充的情况，这可能会在接触材料的顶面形成内陷的凹槽。在形成位线时，位线的导电材料填充到内陷的凹槽中，凹槽中的导电材料难以去除，增加了部分沟槽中的接触材料的。

11、去除难度，导致接触材料残留在非位线区域，容易造成器件短路，影响半导体存储器的电性能和良品率。同时，填充到凹槽中的导电材料无法被去除，也会进一步增加器件短接的几率，导致半导体存储器的电性能进一步劣化。发明内容0004本公开提供了一种半导体结构及其制作方法。0005第一方面，本公开提供了一种半导体结构的制作方法，包括：提供衬底，所述衬底上形成有第一沟槽，所述衬底包括有源区以及环绕所述有源区设置的隔离结构，所述第一沟槽包括相连的第一槽部和第二槽部，所述第一槽部暴露出所述有源区的中间区域，所述第二槽部暴露出部分所述隔离结构，所述第二槽部的尺寸小于所述第一槽部的尺寸；形成接触材料层和第一隔离层，所述接触。

12、材料层填充所述第一槽部并覆盖所述第二槽部的侧壁，所述第一隔离层覆盖所述第二槽部中的所述接触材料层并填充所述第二槽部未被填充的区域；刻蚀去除所述第二槽部中暴露出的所述接触材料层，以使所述第一隔离层底部的所述接触材料层和所述第一槽部中的所述接触材料层断开，所述第一槽部中剩余的所述接触材料层形成位线接触插塞。0006可选地，所述接触材料层包括第一接触材料层和第二接触材料层，所述形成接触材料层和第一隔离层，包括：形成第一接触材料层，所述第一接触材料层覆盖所述第一槽部以及所述第二槽部的槽壁；形成第一初始隔离层，所述第一初始隔离层覆盖所述第一接触材料层并填充满所述第二槽部；说明书1/11 页4CN 117。

13、529101 A4刻蚀去除所述第一槽部中的所述第一初始隔离层，保留在所述第二槽部中的所述第一初始隔离层作为所述第一隔离层；形成所述第二接触材料层，所述第二接触材料层填充所述第一槽部未被填充的区域。0007可选地，刻蚀去除所述第二槽部中暴露出的所述接触材料层之前，所述制作方法还包括：形成位线，所述位线沿第一方向延伸，所述位线覆盖沿所述第一方向排列的多个所述位线接触插塞。0008可选地，所述形成位线，包括：形成位线材料叠层，所述位线材料叠层覆盖所述接触材料层以及所述第一隔离层；刻蚀去除部分所述位线材料叠层，将所述位线材料叠层划分成沿所述第一方向延伸且沿第二方向间隔排布的所述位线，且暴露出所述第一隔。

14、离层以及所述第一隔离层周围的所述接触材料层；所述刻蚀去除所述第二槽部中暴露出的所述接触材料层，包括：以所述位线为掩膜刻蚀所述接触材料层，去除所述第一槽部及所述第二槽部中暴露出的所述接触材料层，保留所述第一隔离层覆盖的接触材料层作为第二隔离层。0009可选地，所述提供衬底，包括：提供初始衬底；在所述初始衬底上形成图形化的掩膜结构，所述掩膜结构包括堆叠的第一掩膜层和第二掩膜层；以所述掩膜结构为掩膜刻蚀所述初始衬底，以得到形成有第一沟槽的衬底；所述形成接触材料层和第一隔离层之后，还包括：去除所述第二掩膜层；部分去除所述第一掩膜层，剩余的所述第一掩膜层作为位线接触层，所述位线接触层与所述位线接触插塞相。

15、连。0010可选地，所述制作方法还包括：形成覆盖所述位线和所述位线接触插塞的绝缘侧墙，所述绝缘侧墙的材料填充所述第一槽部和所述第二槽部未被填充的区域，或者，所述绝缘侧墙填充所述第一槽部未被填充的区域且封闭所述第二槽部的槽口，以在所述第二槽部中形成环绕所述第一隔离层的空气隙。0011第二方面，本方面提供了一种半导体结构，所述半导体结构包括：衬底，所述衬底包括有源区以及环绕所述有源区设置的隔离结构，所述衬底上设置有第一沟槽，所述第一沟槽包括相连的第一槽部和第二槽部，所述第一槽部对应于所述有源区的中间区域，所述第二槽部设置在所述第一槽部之间，所述第二槽部的尺寸小于所述第一槽部的尺寸；位线接触插塞，设。

16、置在所述第一槽部中，所述位线接触插塞和所述有源区的中间区域接触连接；第一隔离层，设置在所述第二槽部中，所述第一隔离层和所述第二槽部的槽壁隔开设置，且所述第一隔离层和所述位线接触插塞隔开设置；第二隔离层，设置在所述第一隔离层的下方。说明书2/11 页5CN 117529101 A50012可选地，所述位线接触插塞包括相连的第一接触材料部和第二接触材料部，所述第一接触材料部覆盖所述第一槽部沿第一方向的侧壁，所述第二接触材料部与所述有源区的中间区域接触，所述第一接触材料部与所述第二隔离层于同一工艺中形成。0013可选地，所述半导体结构还包括：位线，沿第一方向延伸，所述位线覆盖沿所述第一方向排列的多个。

17、所述位线接触插塞；绝缘侧墙，覆盖所述位线和所述位线接触插塞的侧壁；所述绝缘侧墙部分填充所述第一槽部和所述第二槽部中，或者，所述绝缘侧墙部分填充所述第一槽部中且封闭所述第二槽部的槽口，所述第二槽部中设置有环绕所述第一隔离层和所述第二隔离层的空气隙。0014可选地，所述半导体结构还包括：位线接触层，设置在所述位线的下方，所述位线接触层和所述位线接触插塞相连。0015本公开的半导体结构及其制作方法，通过优化形成位线接触插塞的制作流程，形成接触材料层和第一隔离层两层结构填满第二槽部，避免第二槽部的尺寸小、深宽比大导致接触材料层无法填满第二槽部的问题，去除第二槽部中第一隔离层暴露出的接触材料层即可将位线。

18、接触插塞和位线接触插塞断开，避免第一隔离层底部的接触材料层和位线接触插塞造成器件短接，提高了半导体结构的电性能和良品率。附图说明0016为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。0017图1为一实施例中提供的半导体结构的制作方法的流程图；图2为一实施例中示出的半导体结构的俯视图；图3为一实施例中的初始衬底沿AA线的截面图；图4为一实施例中的初始衬底沿BB线的截面图；图5为一实施例中的。

19、衬底沿AA线的截面图；图6为一实施例中的衬底的沿BB线的截面图；图7为一实施例中形成第一接触材料层和第一初始隔离层之后沿AA线的截面图；图8为一实施例中形成第一接触材料层和第一初始隔离层之后沿BB线的截面图；图9为一实施例中形成第一隔离层之后沿AA线的截面图；图10为一实施例中形成第一隔离层之后沿BB线的截面图；图11为一实施例中形成第二接触材料层之后沿AA线的截面图；图12为一实施例中形成第二接触材料层之后沿BB线的截面图；图13为一实施例中去除掩膜结构以及第三接触材料层以上的接触材料层之后沿AA线的截面图；图14为一实施例中去除掩膜结构以及第三接触材料层以上的接触材料层之后沿BB线的截面图。

20、；说明书3/11 页6CN 117529101 A6图15为一实施例中形成位线材料叠层之后沿AA线的截面图；图16为一实施例中形成位线材料叠层之后沿BB线的截面图；图17为一实施例中形成位线之后的俯视图；图18为图17沿CC线的截面图；图19为图17沿DD线的截面图；图20为一实施例中形成位线接触插塞之后沿CC线的截面图；图21为一实施例中形成位线接触插塞之后沿DD线的截面图；图22为一实施例中形成绝缘侧墙之后沿CC线的截面图；图23为另一实施例中形成绝缘侧墙之后沿CC线的截面图；图24为一实施例中形成绝缘侧墙之后沿EE线的截面图。0018附图标记说明：10、衬底；10a、初始衬底；11、有源。

21、区；111、源区；112、漏区；113、中间区域；11a、初始有源区；12、隔离结构；12a、初始隔离结构；13、第一绝缘层；15、字线；20、掩膜结构；201、掩膜图形；21、第一掩膜层；22、第二掩膜层；30、第一沟槽；31、第一槽部；32、第二槽部；321、空气隙；40、接触材料层；41、第一接触材料层；42、第二接触材料层；50、第一隔离层；51、第一初始隔离层；52、第二隔离层；60、位线接触插塞；61、第一接触材料部；62、第二接触材料部；70、位线；70a、位线材料叠层；71、位线阻挡层；71a、初始位线阻挡层；72、位线导电层；72a、初始位线导电层；73、盖层；73a、初始盖。

22、层；80、绝缘侧墙；81、第一氮化物层；82、第一氧化物层；83、第二氮化物层；D1、第一方向；D2、第二方向；D3、第三方向。具体实施方式0019为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。0020除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。0021应当明白，当元件或层。

23、被称为“在.上”、“与.相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在.上”、“与.直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区。

24、、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺说明书4/11 页7CN 117529101 A7杂类型可以为P型。0022空间关系术语例如“在.下”、“在.下面”、“下面的”、“在.之下”、“在.之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。。

25、例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在.下面”和“在.下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。0023在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使。

26、用时，术语“和/或”包括相关所列项目的任何及所有组合。0024本公开示例性的实施例中提供一种半导体结构的制作方法，如图1所示，图1示出了根据本公开一示例性的实施例提供的半导体结构的制作方法的流程图，图2图24为半导体结构的制作方法的各个阶段的示意图，下面结合图2图24对本实施例的半导体结构的制作方法进行介绍。0025本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。0026如图1所示，本公开一示例性的实施例提供的一种半导体结构的制作方法，包括如下的步骤：步骤S110：提供衬底，衬底上形成有第一沟槽，衬。

27、底包括有源区以及环绕有源区设置的隔离结构，第一沟槽包括相连的第一槽部和第二槽部，第一槽部暴露出有源区的中间区域，第二槽部暴露出部分隔离结构，第二槽部的尺寸小于第一槽部的尺寸。0027步骤S120：形成接触材料层和第一隔离层，接触材料层填充第一槽部并覆盖第二槽部的侧壁，第一隔离层覆盖第二槽部中的接触材料层并填充第二槽部未被填充的区域。0028步骤S130：刻蚀去除第二槽部中暴露出的接触材料层，以使第一隔离层底部的接触材料层和第一槽部中的接触材料层断开，第一槽部中剩余的接触材料层形成位线接触插塞。0029本实施例的半导体结构的制作方法，通过优化形成位线接触插塞的制作流程，在位于隔离结构中的第二槽部。

28、中填充接触材料层和第一隔离层两层结构，第一隔离层和材料和接触材料层的材料不同，接触材料层和第一隔离层能够填满第二槽部，避免第二槽部的尺寸小、深宽比大导致接触材料层无法填满第二槽部的问题，去除第二槽部中第一隔离层暴露出的接触材料层，即可保证第一隔离层底部的接触材料层和位线接触插塞断开，避免第一隔离层底部的接触材料层和位线接触插塞导通造成器件短接，提高了半导体结构的电性能和良品率。0030在步骤S110中，参考图2和图5，衬底10包括多个间隔设置的有源区11以及环绕每个有源区11并填充到相邻的有源区11之间的隔离结构12。有源区11沿第三方向D3延伸，参照图17，每个有源区11包括沿第三方向D3依。

29、次设置的源区111、中间区域113以及漏区112，说明书5/11 页8CN 117529101 A8多个有源区11相互平行且相互间隔设置。0031衬底10可以是半导体衬底，半导体衬底可以为单层结构，也可以为多层结构。例如，半导体衬底可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，半导体衬底可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底。半导体衬底中可以掺杂有导电离子，比如，。

30、半导体衬底可以掺杂有P型导电离子或N型导电离子。隔离结构12的材料可以包括氧化硅、氮化硅或氮氧化硅中的至少一种。0032衬底10上形成有第一沟槽30，第一沟槽30包括第一槽部31以及和第一槽部31相连的第二槽部32，第一槽部31暴露出有源区11的中间区域113以及中间区域113周围的部分隔离结构12，第二槽部32设置在第一槽部31之间，第二槽部32的尺寸小于第一槽部31的尺寸。0033参照图2所示，图2中W1为第一槽部31的宽度，W2为第二槽部32的宽度，且W1小于W2。且本实施例中，第二槽部32的深度小于或等于第一槽部31的深度，第二槽部32的深宽比大于第一槽部31的深宽比。0034在一些实。

31、施例中，参照图4和图17，衬底10中设置有多条字线15，每条字线15沿第二方向D2延伸并贯穿位于其延伸方向的多个有源区11，多条字线15在第一方向D1上间隔设置，每个有源区11包括源区111、漏区112和中间区域113，每个有源区11和两条字线15相交，字线15的顶面低于有源区11的顶面，字线15是设置在衬底10中的埋入式字线（buried word line，BWL）。半导体结构还可以包括位于字线15上的字线盖层、位于字线和衬底10之间的栅极介质层，以及位于字线和栅极介质层之间的字线阻挡层。字线15的材料包括但不限于钨、钼、氮化钛等导电材料，字线盖层的材料包括但不限于氧化硅、氮化硅、氮氧化硅。

32、等绝缘材料。0035其中，第一方向D1、第二方向D2、第三方向D3均平行于衬底10所在的平面，第一方向D1和第二方向D2垂直，第一方向D1和第三方向D3倾斜相交。0036在一些实施例中，提供衬底，包括：步骤S111：提供初始衬底。0037如图2、图3、图4所示，初始衬底10a是通过浅沟槽工艺形成初始隔离结构12a之后的半导体衬底，初始衬底10a包括初始有源区11a以及环绕初始有源区11a设置的初始隔离结构12a。本实施例中，在初始衬底10a的顶面形成有第一绝缘层13，第三绝缘层13的材料包括氧化硅、氮化硅或氮氧化硅中的至少一种。0038步骤S112：在初始衬底上形成图形化的掩膜结构，掩膜结构包。

33、括堆叠的第一掩膜层和第二掩膜层；以掩膜结构为掩膜刻蚀初始衬底，以得到形成有第一沟槽的衬底。0039如图2、图3、图4所示，参照图17，掩膜结构20包括堆叠在初始衬底10a上的第一掩膜层21和第二掩膜层22，第一掩膜层21的材料包括多晶硅。0040掩膜结构20包括六方排布的掩膜图形201，沿有源区11延伸的第三方向D3，每个掩膜图形201覆盖相邻的初始有源区11a之一端部（相当于相邻的两个有源区11中两者之一的源区111以及两者之一的漏区112）以及部分初始隔离结构12a，掩膜结构20暴露出每个初始有源区11a的中间的部分表面（相当于有源区11的中间区域113）以及另一部分初始隔离结构12a，掩。

34、膜结构20还暴露出部分字线15顶部的字线盖层。每一掩膜图形201覆盖两个初始说明书6/11 页9CN 117529101 A9有源区11a的端部。掩膜图形201用于在形成位线接触插塞的过程中保护有源区的端部。0041步骤S113：以掩膜结构为掩膜刻蚀初始衬底，以得到形成有第一沟槽的衬底。0042接着，如图2、图5、图6所示，参照图3、图4，根据掩膜结构20刻蚀初始衬底10a，刻蚀去除掩膜结构20暴露出的部分初始衬底10a，形成第一沟槽30，第一沟槽30包括连通的第一槽部31和第二槽部32，刻蚀保留的初始衬底10a形成衬底10。如图5所示的示例中，沿第一方向D1的AA截面中 ，第二槽部32的宽度。

35、等于字线15的宽度，第二槽部32可以暴露字线15顶部字线盖层的整个顶面，第二槽部32沿第一方向D1的两侧还保留栅极介质层。在其他示例中，第二槽部32的宽度小于字线15的宽度，沿第一方向D1的AA截面中 ，第二槽部32可以暴露字线15顶部字线盖层的部分顶面，即第二槽部32沿第一方向D1的两侧还保留部分字线15顶部字线盖层。0043在步骤S120中，形成接触材料层和第一隔离层，包括：步骤S121：形成第一接触材料层，第一接触材料层覆盖第一槽部以及第二槽部的槽壁。0044如图7、图8所示，参照图5、图6，可以采用化学气相沉积(Chemical Vapor Deposition，CVD)、原子层沉积工。

36、艺（Atomic LayerDeposition，ALD）、等离子体增强ALD、物理气相沉积(Physical Vapor Deposition，PVD)、等离子体增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)或低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)等沉积工艺沉积形成第一接触材料层41，第一接触材料层41覆盖第一槽部31以及第二槽部32的槽壁以及掩膜结构20的顶面。0045第一接触材料层41的材料可以包括多晶硅，第一接触材料层41中可以掺杂有导电离子，导电离子。

37、可以具有P型导电类型或N型导电类型。0046步骤S122：形成第一初始隔离层，第一初始隔离层覆盖第一接触材料层并填充满第二槽部。0047如图7、图8所示，参照图5、图6，可以采用原子层沉积工艺沉积形成第一初始隔离层51以提升第一初始隔离层51的填充效果，第一初始隔离层51填充满第二槽部32之后停止沉积，由于第二槽部32的尺寸比第一槽部31的尺寸小，第二槽部32的填充速度快，第一初始隔离层51还覆盖第一槽部31中的第一接触材料层41以及掩膜结构20的顶面上的第一接触材料层41。第一初始隔离层51的材料可以包括氮化硅或氮氧化硅中的至少一种。0048通过预先形成覆盖槽壁的第一接触材料层41，能够避免。

38、沉积的第一初始隔离层51与槽壁之间形成气隙。0049步骤S123：刻蚀去除第一槽部中的第一初始隔离层，保留在第二槽部中的第一初始隔离层作为第一隔离层。0050如图9、图10所示，参照图7、图8，刻蚀去除第一槽部31中的第一初始隔离层51以及掩膜结构20上的第一初始隔离层51，第二槽部32中第一初始隔离层51形成第一隔离层50。0051然后，如图9、图10所示，刻蚀去除掩膜结构20上的第一接触材料层41以及第一槽部31的底面上的第一接触材料层41，保留覆盖第一槽部31沿第一方向D1的侧壁的第一接触材料层41。例如可以采用各向异性的干法刻蚀来去除部分第一接触材料层41。0052步骤S124：形成第。

39、二接触材料层，第二接触材料层填充第一槽部未被填充的区域。0053如图11、图12所示，参照图5、图6、图7、图8，可以采用原子层沉积工艺或化学气相沉积工艺沉积形成第二接触材料层42，第二接触材料层42覆盖第一槽部31中的第一接触材说明书7/11 页10CN 117529101 A10料层41并填充第一槽部31未被填充的区域。0054第二接触材料层42的材料可以包括多晶硅，第二接触材料层42中可以掺杂有导电离子，导电离子可以具有P型导电类型或N型导电类型。第二接触材料层42和第一接触材料层41中导电离子的导电类型相同，且第二接触材料层42中导电离子的掺杂浓度大于第一接触材料层41中导电离子的掺杂。

40、浓度，如此，能够降低后续形成的位线接触插塞60的电阻，提高位线接触插塞60的导电性，有利于提高半导体结构的电性能。0055需要说明的是，本实施例中以接触材料层40包括第一接触材料层41和第二接触材料层42对本方案进行说明，但本实施例不对本方案构成限制，在其他实施例中，接触材料层40还可以包括其他膜层。0056步骤S130中，参照图13、图14所示，在刻蚀去除第二槽部32中被第一隔离层50暴露出的接触材料层40之前，至少去除覆盖掩膜结构20的接触材料层40以及部分掩膜结构20。0057然后，形成保护结构（比如可以为位线或掩膜），保护结构覆盖第一槽部31中的部分接触材料层40。保护结构用于保护形成。

41、位线接触插塞60的接触材料层40，避免刻蚀接触材料层40的过程中损耗形成位线接触插塞60的接触材料层40，避免对位线接触插塞60的结构完整性或电性能产生不良影响。0058然后，参照图18、图19所示，刻蚀去除被保护结构暴露出的接触材料层40，将被保护结构暴露出的接触材料层40全部刻蚀去除，比如可以采用干法工艺刻蚀接触材料层40，以使第一槽部31中被保护结构覆盖的接触材料层40和第一隔离层50下方的接触材料层40断开，第一槽部31中被保护结构覆盖的接触材料层40形成独立设置的位线接触插塞60。0059在一些实施例中，在步骤S120之后，步骤S130之前，还执行了以下步骤：步骤S100：形成位线，。

42、位线沿第一方向延伸，位线覆盖沿第一方向排列的多个位线接触插塞。0060在形成接触材料层40和第一隔离层50之后，还执行了：步骤S1001：去除第二掩膜层。0061接着，如图13、图14所示，参照图11、图12，可以第一掩膜层21的顶面作为研磨停止平面，采用化学机械研磨工艺（Chemical Mechanical Polish，CMP）研磨去除第二掩膜层22以及第一掩膜层21的顶面以上的接触材料层40和第一隔离层50，直至暴露出第一掩膜层21的顶面。0062然后，执行形成位线的步骤。在一些实施例中，形成位线包括：步骤S101：形成位线材料叠层，位线材料叠层覆盖接触材料层以及第一隔离层。0063如。

43、图15、图16所示，参照图13、图14，在第一掩膜层21上形成位线材料叠层70a，位线材料叠层70a包括在第一掩膜层21上依次层叠的初始位线阻挡层71a、初始位线导电层72a以及初始盖层73a。可以采用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或溅镀（sputtering）中的任一种沉积工艺或几种沉积工艺结合在初始结构上依次形成初始位线阻挡层71a、初始位线导电层72a以及初始盖层73a。0064初始位线阻挡层71a的材料可以包括钛或氮化钛，初始位线导电层72a的材料可以包括钨或铜等导电性能良好的金属材料，初始盖层73a的材料可以包括氮化硅等绝缘介质，但不限于此。0065步骤S102：。

44、刻蚀去除部分位线材料叠层，将位线材料叠层划分成沿第一方向延伸说明书8/11 页11CN 117529101 A11且沿第二方向间隔排布的位线，且暴露出第一隔离层以及第一隔离层周围的接触材料层。0066如图17、图18、图19所示，参照图15、图16，在位线材料叠层70a的顶面形成掩膜层（图中未示出），本实施例中在初始盖层73a的顶面上形成掩膜层，掩膜层定义有用于形成位线70的图案，根据掩膜层逐层刻蚀初始盖层73a、初始位线导电层72a和初始位线阻挡层71a，在初始结构上形成多条位线70，位线70沿第一方向D1延伸，多条位线70沿垂直于第一方向D1的第二方向D2间隔设置。位线70包括依次叠置在衬。

45、底10上的位线阻挡层71、位线导电层72以及盖层73。0067每条位线70覆盖沿第一方向D1排列的第一槽部31中的部分接触材料层40，位线70暴露出第一隔离层50以及和第一隔离层50周围的接触材料层40。0068本实施例中，在形成位线之后，还执行了以下步骤：步骤S1002：部分去除第一掩膜层，剩余的第一掩膜层作为位线接触层，位线接触层与位线接触插塞相连。0069刻蚀去除位线70暴露出的全部第一掩膜层21，保留位线70下方的第一掩膜层21作为位线接触层74，位线接触层74与位线接触插塞60相连，位线接触层74和位线70的接触面积大，降低了位线70的接触电阻，降低了位线70的总电阻，提高了位线70。

46、的电性能和响应速率。0070在本实施例中，步骤S130刻蚀去除第二槽部中暴露出的接触材料层，包括：以位线70为掩膜刻蚀接触材料层40，去除第一槽部31及第二槽部32中暴露出的接触材料层40，保留第一隔离层50覆盖的接触材料层40作为第二隔离层52。0071如图20、图21所示，参照图17、图18、图19，以位线70为保护结构刻蚀接触材料层40，将位线70暴露出的第一槽部31中的接触材料层40及位线70暴露出的第二槽部32中的接触材料层40全部刻蚀去除，保留位线70覆盖的接触材料层40形成为位线接触插塞60，保留第一隔离层50覆盖的接触材料层40作为第二隔离层52，第二隔离层52和位线接触插塞6。

47、0断开，避免第二隔离层52和位线接触插塞60导通造成短路，提高半导体结构的电性能和良品率。0072本实施例的半导体结构的制作方法，第二槽部32中被接触材料层40和第一隔离层50填充满，第二槽部32中的接触材料层40和第一隔离层50的顶部没有填充产生的凹槽，在刻蚀位线材料叠层70a形成位线70的过程中，不会出现位线70的材料残留在第二槽部32上方的情况，位线70的材料不会对第二槽部32中的接触材料层40形成遮挡，从而确保根据位线70刻蚀接触材料层40能够将第二槽部32中被第一隔离层50暴露出的接触材料层40全部刻蚀去除，第一隔离层50底部的接触材料层40形成为第二隔离层52，第二隔离层52和位线。

48、接触插塞60断开，避免第二隔离层52和位线接触插塞60导通造成位线短路，同时，避免了位线70的材料残留非位线区域，进一步避免相邻的位线70短接，提高半导体结构的电性能和良品率。0073在一些实施例中，可以包括以上实施例的全部步骤，且在步骤S130之后还执行了以下步骤：步骤S140：形成覆盖位线和位线接触插塞的绝缘侧墙，绝缘侧墙的材料填充第一槽部和第二槽部未被填充的区域，或者，绝缘侧墙填充第一槽部未被填充的区域且封闭第二槽部的槽口，以在第二槽部中形成环绕第一隔离层的空气隙。说明书9/11 页12CN 117529101 A120074如图22或图23或图24所示，可以沉积绝缘材料形成绝缘侧墙80。

49、，绝缘侧墙80覆盖位线70的侧壁、位线70的顶面以及位于相邻的位线70之间的衬底10的顶面，绝缘侧墙80用于避免位线70暴露在制程空间中，避免位线70中的导电材料被制程环境污染导致位线70的导电性能下降，同时绝缘侧墙80能够保护位线70的结构完整，避免位线70在后续制程中被损伤或变形等问题。0075本实施例中，形成绝缘侧墙80，可以采用以下实施方式：如图22或图23或图24所示，可以采用化学气相沉积工艺或原子层沉积工艺依次沉积氮化物、氧化物和氮化物，形成依次覆盖在位线70上的第一氮化物层81、第一氧化物层82和第二氮化物层83，第一氮化物层81、第一氧化物层82和第二氮化物层83共同形成绝缘侧。

50、墙80。绝缘侧墙80为氮化物层氧化物层氮化物层的叠层结构，绝缘侧墙80的电隔离效果更好，能够避免相邻的位线70导通导致的短路。0076在一些示例中，如图22所示，参照图20，采用原子层沉积工艺沉积形成第一氮化物层81，第一氮化物层81覆盖位线70和位线接触插塞60，并填充第一槽部31和第二槽部32中未被填充的区域，第一氮化物层81和第一隔离层50共同隔离相邻的位线接触插塞60，为位线接触插塞60提供良好的电隔绝效果，避免半导体结构中的器件短路。0077在一些示例中，如图23所示，参照图20，采用化学气相沉积工艺沉积形成第一氮化物层81，由于第二槽部32的尺寸较小，第二槽部32中间还设置有第一隔。