半导体封装结构及其制造方法.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202410015791.9(22)申请日 2024.01.05(71)申请人 江苏中科智芯集成科技有限公司地址 221001 江苏省徐州市经济技术开发区创业路26号凤凰湾电子信息产业园101-106厂房(72)发明人 史玉芬位亮亮黄涛姚大平(74)专利代理机构 北京超凡宏宇知识产权代理有限公司 11463专利代理师 任燕妮(51)Int.Cl.H01L 23/485(2006.01)H01L 23/482(2006.01)H01L 23/488(2006.01)H01L 21/60(2006.0。

2、1)(54)发明名称半导体封装结构及其制造方法(57)摘要本发明涉及半导体封装技术领域，公开了一种半导体封装结构及其制造方法。公开的半导体封装结构，包括封装结构主体、补充金属互连层和镍钯金镀层；封装结构主体具有连通的第二开口和第三开口，第二开口的口径大于第三开口的口径，第二绝缘介质层设置于第一绝缘介质层远离芯片的一侧，主体金属互连的一部分填充于第二开口内；补充金属互连层和镍钯金镀层相互连接且位于第三开口内。公开的制造方法，包括：在第三开口内形成初级金属层；对初级金属层进行微蚀得到补充金属互连层；在补充金属互连层上进行获得镍钯金镀层的操作。本发明提供的结构和制造方法，能有效解决第二绝缘介质层和金。

3、属互连层脱离的问题，其具有较佳的可靠性。权利要求书2页 说明书6页 附图2页CN 117542817 A2024.02.09CN 117542817 A1.一种半导体封装结构，其特征在于，包括封装结构主体、补充金属互连层和镍钯金镀层；所述封装结构主体包括芯片、第一绝缘介质层、主体金属互连层以及第二绝缘介质层；所述芯片的一面设置有Pad开口，所述Pad开口内设置Pad；所述第一绝缘介质层设置于所述芯片开设有所述Pad开口的一面，所述第一绝缘介质层具有第一开口，所述第一开口的位置与所述Pad开口的位置对应；所述主体金属互连层具有相连的第一互连部和第二互连部，所述第二互连部设置于所述第一绝缘介质层远。

4、离所述芯片的一侧，所述第一互连部穿过所述第一开口与所述Pad相连；所述第二绝缘介质层的中部具有连通的第二开口和第三开口，所述第二开口的口径大于所述第三开口的口径，所述第二绝缘介质层设置于所述第一绝缘介质层远离所述芯片的一侧，所述第二互连部位于所述第二开口内；所述补充金属互连层和所述镍钯金镀层相互连接且位于所述第三开口内，所述补充金属互连层与所述第二互连部相连。2.根据权利要求1所述的半导体封装结构，其特征在于，所述芯片的厚度为100775m。3.根据权利要求1所述的半导体封装结构，其特征在于，所述Pad开口的口径为32100m。4.根据权利要求1所述的半导体封装结构，其特征在于，所述第一绝缘介。

5、质层的厚度为315m。5.根据权利要求1所述的半导体封装结构，其特征在于，包括如下特征（1）（7）中至少一个：（1）所述第一互连部厚度与所述第一绝缘介质层相同，所述第二互连部厚度为310m；（2）所述第一开口的口径为2080m，所述第一互连部填满所述第一开口；（3）所述第二开口的口径为40120m，所述第二互连部填满所述第二开口；（4）所述第二绝缘介质层的厚度为520m；（5）所述补充金属互连层的厚度为15m；（6）所述镍钯金镀层厚度为215m；（7）所述补充金属互连层和所述镍钯金镀层填满所述第三开口。6.根据权利要求1所述的半导体封装结构，其特征在于，所述第一开口的口径小于所述Pad开口的口。

6、径。7.根据权利要求1所述的半导体封装结构，其特征在于，所述第三开口的口径为30100m，所述补充金属互连层和所述镍钯金镀层填满所述第三开口。8.根据权利要求1所述的半导体封装结构，其特征在于，所述主体金属互连层的材质为铜、铝、银或金；所述补充金属互连层的材质为铜、铝、银或金；或者，所述主体金属互连层和所述补充金属互连层的材质均为铜。9.根据权利要求1所述的半导体封装结构，其特征在于，所述第一绝缘介质层的材质为PI光刻胶、二氧化硅或氮化硅；所述第二绝缘介质层的材质为PI光刻胶、二氧化硅或氮化硅。10.如权利要求19任一项所述的半导体封装结构的制造方法，其特征在于，包括：权利要求书1/2 页2C。

7、N 117542817 A2获得所述封装结构主体，在所述第三开口内形成初级金属层；对所述初级金属层进行微蚀得到所述补充金属互连层；在所述补充金属互连层上进行获得所述镍钯金镀层的操作。权利要求书2/2 页3CN 117542817 A3半导体封装结构及其制造方法技术领域0001本发明涉及半导体封装技术领域，具体而言，涉及一种半导体封装结构及其制造方法。背景技术随着芯片向高集成度发展，芯片封装尺寸越来越小，为实现高效率、高质量封装，芯片键合发挥重要作用。目前化镀镍钯金工艺是应用于半导体封装中芯片键合的主要实现方式，它是通过化学反应在铜的表面置换钯，作为化学镍反应的触酶，再在钯核的基础上化学镀上一层。

8、镍；然后通过氧化还原反应在镍层上生成一层钯层；最后层发透过钯层的微小缝隙与镍发生置换反应，在钯层表面镀上一层金，从而实现IC芯片与外部之间的电连接。0002化镀镍钯金工序主要包括除油、微蚀、预浸、活化、后浸、镀镍、镀钯、镀金。由于是通过化学反应在铜的表面进行化镀镍钯金，为了更好的镀层效果，提高镀层结合力，需要微蚀工艺对铜表面进行轻微咬蚀，去除铜表面氧化物，刻蚀厚度为0.5m左右。在进行微蚀工序处理后，绝缘介质层下面的铜也会被刻蚀掉一部分，形成根切（Undercut），在进行后续工序时，水气、溶剂等容易进入Undercut区域（如图1中A区域），造成绝缘介质层脱落分层，影响产品性能。0003鉴于。

9、此，特提出本申请。发明内容0004本发明的目的包括，例如，提供了一种半导体封装结构及其制造方法，旨在改善背景技术提到的至少一种问题。0005本发明的实施例可以这样实现：第一方面，本发明提供一种半导体封装结构，包括封装结构主体、补充金属互连层和镍钯金镀层；封装结构主体包括芯片、第一绝缘介质层、主体金属互连层以及第二绝缘介质层；芯片的一面设置有Pad开口，Pad开口内设置Pad；第一绝缘介质层设置于芯片开设有Pad开口的一面，第一绝缘介质层具有第一开口，第一开口的位置与Pad开口的位置对应；主体金属互连层具有相连的第一互连部和第二互连部，第二互连部设置于第一绝缘介质层远离芯片的一侧，第一互连部穿过。

10、第一开口与Pad相连；第二绝缘介质层的中部具有连通的第二开口和第三开口，第二开口的口径大于第三开口的口径，第二绝缘介质层设置于第一绝缘介质层远离芯片的一侧，第二互连部位于第二开口内；补充金属互连层和镍钯金镀层相互连接且位于第三开口内，补充金属互连层与第二互连部相连。0006在可选的实施方式中，芯片的厚度为100775m。说明书1/6 页4CN 117542817 A40007在可选的实施方式中，Pad开口的口径为32100m。0008在可选的实施方式中，第一绝缘介质层的厚度为315m。0009在可选的实施方式中，包括如下特征（1）（7）中至少一个：（1）第一互连部厚度与第一绝缘介质层相同，第二。

11、互连部厚度为310m；（2）第一开口的口径为2080m，第一互连部填满第一开口；（3）第二开口的口径为40120m，第二互连部填满第二开口；（4）第二绝缘介质层的厚度为520m；（5）补充金属互连层的厚度为15m；（6）镍钯金镀层厚度为215m；（7）补充金属互连层和镍钯金镀层填满第三开口。0010在可选的实施方式中，第一开口的口径小于Pad开口的口径。0011在可选的实施方式中，第三开口的口径为30100m，补充金属互连层和镍钯金镀层填满第三开口。0012在可选的实施方式中，主体金属互连层的材质为铜、铝、银或金；补充金属互连层的材质为铜、铝、银或金；或者，主体金属互连层和补充金属互连层的材质。

12、均为铜。0013在可选的实施方式中，第一绝缘介质层的材质为PI光刻胶、二氧化硅或氮化硅；第二绝缘介质层的材质为PI光刻胶、二氧化硅或氮化硅。0014第二方面，本发明提供如前述实施方式任一项的半导体封装结构的制造方法，包括：获得封装结构主体，在第三开口内形成初级金属层；对初级金属层进行微蚀得到补充金属互连层；在补充金属互连层上进行获得镍钯金镀层的操作。0015本发明实施例的有益效果包括，例如：本发明提供的结构，在制造过程中，通过先在第三开口内形成初级金属层，该初级金属层在镍钯金镀层形成过程中承担了微蚀工序对涂层的影响形成补充金属互连层，由于补充金属互连层位于第三开口内，不同于位于第二开口内的主体。

13、金属互连层，补充金属互连层仅边缘与第三开口的内壁连接，不会形成根切，经历后续的获得镍钯金镀层的操作后不会出现绝缘介质层脱落分层的问题。0016因此，本发明实施例提供的半导体封装结构，其金属互连层与第二绝缘介质层具有较好的结合性，产品可靠性好、导电性能好、机械加工性能强。本发明实施例提供的半导体封装结构的制造方法，在形成镍钯金镀层时不会导致金属互连层与第二绝缘介质层分层现象。附图说明0017为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动。

14、的前提下，还可以根据这些附图获得其他相关的附图。说明书2/6 页5CN 117542817 A50018图1为本发明实施例提供的半导体封装结构的结构示意图；图2为本发明实施例提供的半导体封装结构的封装结构主体的结构示意图；图3为本发明实施例提供的半导体封装结构带各层厚度及开口尺寸标识的结构示意图。0019图标：100半导体封装结构；101封装结构主体；102补充金属互连层；103镍钯金镀层；110芯片；111Pad开口；112Pad；120第一绝缘介质层；121第一开口；130主体金属互连层；131第一互连部；132第二互连部；140第二绝缘介质层；141第二开口；142第三开口。具体实施方式。

15、0020为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。0021因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。0022应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个。

16、附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。0023在本发明的描述中，需要说明的是，若出现术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。0024此外，若出现术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。0025需要说明的是，在不冲突的情况下，本发明的实施例中的特征可以相互结合。0026如图1和图2所示，本发明实施例提供了一。

17、种半导体封装结构100，其包括封装结构主体101、补充金属互连层102和镍钯金镀层103；封装结构主体101包括芯片110、第一绝缘介质层120、主体金属互连层130以及第二绝缘介质层140；芯片110的一面设置有Pad开口111，Pad开口111内设置Pad112；第一绝缘介质层120设置于芯片110开设有Pad开口111的一面，第一绝缘介质层120具有第一开口121，第一开口121的位置与Pad开口111的位置对应；主体金属互连层130具有相连的第一互连部131和第二互连部132，第二互连部132设置于第一绝缘介质层120远离芯片110的一侧，第一互连部131穿过第一开口121与Pad 1。

18、12相连；第二绝缘介质层140的中部具有连通的第二开口141和第三开口142，第二开口141的口径大于第三开口142的口径，第二绝缘介质层140设置于第一绝缘介质层120远离芯片说明书3/6 页6CN 117542817 A6110的一侧，第二互连部132位于第二开口141内；补充金属互连层102和镍钯金镀层103相互连接且位于第三开口142内，补充金属互连层102与第二互连部132相连。0027本发明实施例还提供了上述半导体封装结构100的制造方法，包括：获得封装结构主体101，在第三开口142内形成初级金属层；对初级金属层进行微蚀得到补充金属互连层102；在补充金属互连层102上进行获得镍。

19、钯金镀层103的操作。0028在制造过程中，通过先在第三开口142内形成初级金属层，该初级金属层在镍钯金镀层103形成过程中承担了微蚀工序对涂层的影响形成补充金属互连层102，由于补充金属互连层102位于第三开口142内，不同于位于第二开口141内的主体金属互连层130，补充金属互连层102仅边缘与第三开口142的内壁连接，不会形成根切，经历后续的获得镍钯金镀层103的操作后不会出现绝缘介质层脱落分层的问题。0029因此，本发明实施例提供的半导体封装结构100，其金属互连层与第二绝缘介质层140具有较好的结合性，产品性能好。本发明实施例提供的半导体封装结构100的制造方法，在形成镍钯金镀层10。

20、3是不会导致金属互连层与第二绝缘介质层140分层现象。0030具体地，获得镍钯金镀层103的操作例如为：依次进行预浸、活化、后浸、镀镍、镀钯和镀金。0031如图1至图3所示，为了确保该半导体封装结构100具有优异的性能，可进行如下设置：可选地，芯片110的厚度h为100775m（例如100m、200m、300m、400m、500m、600m、700m或775m）；可选地，Pad开口111的口径a为32100m（例如32m、50m、80m、或100m）；可选地，第一绝缘介质层120的厚度h1为315m（例如3m、5m、8m、10m或15m）；可选地，第一互连部131厚度与第一绝缘介质层120相同。

21、，第二互连部132厚度h2为310m（例如3m、5m、8m或10m）；可选地，第一开口121的口径b为2080m（20m、30m、50m、60m或80m），第一互连部131填满第一开口121；可选地，第二开口141的口径c为40120m（例如40m、60m、80m、100m或120m），第二互连部132填满第二开口141；可选地，第二绝缘介质层140的厚度h3为320m（例如3m、5m、8m、10m、15m或20m）；可选地，补充金属互连层102的厚度h4为15m（例如1m、3m或5m）；可选地，镍钯金镀层103厚度h5为215m（例如2m、5m、8m、10m或15m）；可选地，第一开口121。

22、的口径小于Pad开口111的口径。0032可选地，主体金属互连层130的材质为铜、铝、银或金；补充金属互连层102的材质为铜、铝、银或金。0033具体地，主体金属互连层130和补充金属互连层102的材质均为铜。0034可选地，第一绝缘介质层120的材质为PI光刻胶、二氧化硅或氮化硅；第二绝缘介质层140的材质为PI光刻胶、二氧化硅或氮化硅。说明书4/6 页7CN 117542817 A70035实施例本实施例提供半导体封装结构100的制造方法，包括：获得封装结构主体101，封装结构主体101中，芯片110厚度h为400m，Pad开口111的口径a为50m，第一绝缘介质层120的厚度h1为5m，。

23、第二互连部132厚度h2为5m，第一开口121的口径b为50m，第二开口141的口径c为80m，第二绝缘介质层140的厚度h3为14m，补充金属互连层102的厚度h4为4m，镍钯金镀层103厚度h5为5m。0036在第三开口142内形成初级金属层（厚度为5m）；对初级金属层进行微蚀得到补充金属互连层102（厚度为4m）；在补充金属互连层102上依次进行预浸、活化、后浸、镀镍、镀钯、镀金操作获得镍钯金镀层103（厚度为5m）。0037对比例本对比例相较于实施例基本相同，不同之处仅在于：未设置初级金属层，微蚀工序是直接在第二互连部132的表面进行处理。0038实验例按照实施例和对比例提供的方法各制。

24、造500个半导体封装结构100，检测是否出现了金属互连层与绝缘介质层分层现象，出现该现象则表明不合格，将不合格率记录在表1中。0039表1实施例和对比例的不合格率统计通过表1可看出，采用本发明实施例提供的制造方法制得的半导体封装结构100不合格率为0%，即制造过程中不会出现金属互连层与绝缘介质层分层的现象；而对比例的不合格率高达70%，即制造过程中有很大概率出现金属互连层与绝缘介质层分层的现象。0040通过观察发现，对比例出现分层现象的区域为第二开口141的顶壁和第三开口142的侧壁过渡区域，即图1中的A区域。由此能够说明，本发明在第三开口142内，主体金属互连层130上方设置补充金属互连层1。

25、02能够解决上述区域分层现象。0041综上，本发明提供的半导体封装结构100，在制造过程中，通过先在第三开口142内形成初级金属层，该初级金属层在镍钯金镀层103形成过程中承担了微蚀工序对涂层的影响形成补充金属互连层102，由于补充金属互连层102位于第三开口142内，不同于位于第二开口141内的主体金属互连层130，补充金属互连层102仅边缘与第三开口142的内壁连接，不会形成根切，经历后续的预浸、活化、后浸、镀镍、镀钯、镀金操作后不会出现绝缘介质层脱落分层的问题。0042因此，本发明实施例提供的半导体封装结构100，其金属互连层与第二绝缘介质层140具有较好的结合性，产品可靠性好、导电性能好、机械加工性能强。本发明实施例提供的半导体封装结构100的制造方法，在形成镍钯金镀层103时不会导致金属互连层与第二绝缘介质层140分层现象。0043以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉说明书5/6 页8CN 117542817 A8本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。说明书6/6 页9CN 117542817 A9图1图2说明书附图1/2 页10CN 117542817 A10图3说明书附图2/2 页11CN 117542817 A11。