漏电补偿动态寄存器、数据运算单元、芯片、算力板及计算设备.pdf

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1、(19)中华人民共和国国家知识产权局 (12)实用新型专利 (10)授权公告号 (45)授权公告日 (21)申请号 201921665636.2 (22)申请日 2019.09.30 (73)专利权人 杭州嘉楠耘智信息科技有限公司 地址 310000 浙江省杭州市江干区九环路 九号4号楼12楼1203室 (72)发明人 张建张楠赓鲍进华刘杰尧 吴敬杰马晟厚 (74)专利代理机构 北京律诚同业知识产权代理 有限公司 11006 代理人 张燕华祁建国 (51)Int.Cl. G11C 19/28(2006.01) G06F 15/78(2006.01) (ESM)同样的发明创造已同日申请发明专利 。

2、(54)实用新型名称 漏电补偿动态寄存器、 数据运算单元、 芯片、 算力板及计算设备 (57)摘要 本实用新型提供一种漏电补偿动态寄存器、 数据运算单元、 芯片、 算力板及计算设备。 漏电补 偿动态寄存器包括一输入端， 一输出端， 一时钟 信号端， 一模拟开关单元； 一数据锁存单元， 在所 述时钟信号控制下锁存数据； 一输出驱动单元， 用于反相并输出从所述数据锁存单元接收到的 所述数据； 所述模拟开关单元、 所述数据锁存单 元、 所述输出驱动单元依次串接在所述输入端和 所述输出端之间， 所述模拟开关单元和所述数据 锁存单元之间具有一节点； 其中， 还包括一漏电 补偿单元， 所述漏电补偿单元电性。

3、连接在所述节 点与所述输出端之间。 可以有效补偿节点的动态 漏电流， 提高数据的安全性和正确率。 权利要求书2页 说明书8页 附图8页 CN 210865633 U 2020.06.26 CN 210865633 U 1.一种漏电补偿动态寄存器， 其特征在于， 包括： 一输入端， 用于输入一数据； 一输出端， 用于输出所述数据； 一时钟信号端， 用于提供时钟信号； 一模拟开关单元， 在所述时钟信号控制下传输所述数据； 一数据锁存单元， 在所述时钟信号控制下锁存所述数据； 一输出驱动单元， 用于反相并输出从所述数据锁存单元接收到的所述数据； 所述模拟开关单元、 所述数据锁存单元、 所述输出驱动单。

4、元依次串接在所述输入端和 所述输出端之间， 所述模拟开关单元和所述数据锁存单元之间具有一节点； 其中， 还包括一漏电补偿单元， 所述漏电补偿单元电性连接在所述节点与所述输出端 之间。 2.如权利要求1所述的漏电补偿动态寄存器， 其特征在于： 所述漏电补偿单元具有一第 一端、 一第二端以及一控制端， 所述第一端电性连接至所述输出端， 所述第二端电性连接至 所述节点。 3.如权利要求2所述的漏电补偿动态寄存器， 其特征在于： 所述漏电补偿单元包括一 PMOS晶体管及一NMOS晶体管， 所述PMOS晶体管及所述NMOS晶体管串联连接在所述输出端与 所述节点之间。 4.如权利要求3所述的漏电补偿动态寄。

5、存器， 其特征在于： 所述PMOS晶体管具有一源极 端、 一漏极端及一栅极端， 所述NMOS晶体管具有一源极端、 一漏极端及一栅极端， 所述PMOS 晶体管的所述源极端电性连接至所述输出端， 所述漏极端电性连接至所述NMOS晶体管的所 述漏极端， 所述NMOS晶体管的所述源极端电性连接至所述节点。 5.如权利要求4所述的漏电补偿动态寄存器， 其特征在于： 所述PMOS晶体管与所述NMOS 晶体管的栅极端并联并电性连接至一电源。 6.如权利要求4所述的漏电补偿动态寄存器， 其特征在于： 所述PMOS晶体管与所述NMOS 晶体管的栅极端并联并电性连接至所述节点。 7.如权利要求3所述的漏电补偿动态。

6、寄存器， 其特征在于： 所述PMOS 晶体管具有一源 极端、 一漏极端及一栅极端， 所述NMOS晶体管具有一源极端、 一漏极端及一栅极端， 所述 NMOS晶体管的所述源极端电性连接至所述输出端， 所述漏极端电性连接至所述PMOS晶体管 的所述漏极端， 所述PMOS晶体管的所述源极端电性连接至所述节点。 8.如权利要求7所述的漏电补偿动态寄存器， 其特征在于： 所述PMOS晶体管与所述NMOS 晶体管的栅极端并联并电性连接至一地。 9.如权利要求7所述的漏电补偿动态寄存器， 其特征在于： 所述PMOS晶体管与所述NMOS 晶体管的栅极端并联并电性连接至所述节点。 10.如权利要求2所述的漏电补偿。

7、动态寄存器， 其特征在于： 所述漏电补偿单元包括一 PMOS晶体管， 所述PMOS晶体管具有一源极端、 一漏极端及一栅极端， 所述PMOS晶体管的所述 源极端电性连接至所述输出端， 所述漏极端电性连接至所述节点， 所述栅极端电性连接至 一电源。 11.如权利要求2所述的漏电补偿动态寄存器， 其特征在于： 所述漏电补偿单元包括一 NMOS晶体管， 所述NMOS晶体管具有一源极端、 一漏极端及一栅极端， 所述NMOS晶体管的所述 权利要求书 1/2 页 2 CN 210865633 U 2 漏极端电性连接至所述输出端， 所述源极端电性连接至所述节点， 所述栅极端电性连接至 一地。 12.如权利要求。

8、1所述的漏电补偿动态寄存器， 其特征在于： 所述时钟信号包括一第一 时钟信号及一第二时钟信号， 所述第一时钟信号与所述第二时钟信号反相。 13.如权利要求1所述的漏电补偿动态寄存器， 其特征在于： 所述模拟开关单元为传输 门。 14.如权利要求1所述的漏电补偿动态寄存器， 其特征在于： 所述数据锁存单元为三态 反相器。 15.如权利要求1所述的漏电补偿动态寄存器， 其特征在于： 所述输出驱动单元为反相 器。 16.一种数据运算单元， 包括互联连接的控制电路、 运算电路、 多个漏电补偿动态寄存 器， 所述多个漏电补偿动态寄存器为串联和/或并联连接； 其特征在于： 所述多个漏电补偿 动态寄存器为权。

9、利要求1-15中任意一种所述的漏电补偿动态寄存器。 17.一种芯片， 其特征在于， 包括至少一个如权利要求16所述的数据运算单元。 18.一种用于计算设备的算力板， 其特征在于， 包括至少一个如权利要求17所述的芯 片。 19.一种计算设备， 包括电源板、 控制板、 连接板、 散热器以及多个算力板， 所述控制板 通过所述连接板与所述算力板连接， 所述散热器设置在所述算力板的周围， 所述电源板用 于向所述连接板、 所述控制板、 所述散热器以及所述算力板提供电源， 其特征在于： 所述算 力板为如权利要求18所述的算力板。 权利要求书 2/2 页 3 CN 210865633 U 3 漏电补偿动态寄。

10、存器、 数据运算单元、 芯片、 算力板及计算 设备 技术领域 0001 本实用新型涉及一种受时钟控制的存储器件， 尤其涉及一种在大规模数据运算设 备中应用的漏电补偿动态寄存器、 数据运算单元、 芯片、 算力板及计算设备。 背景技术 0002 动态寄存器应用非常广泛， 可用做数字信号的寄存。 图1为现有动态寄存器的电路 结构图。 如图1所示， 动态寄存器包括串联连接在输入端D及输出端Q之间的传输门101、 三态 反相器102以及反相器103。 传输门101与三态反相器102之间形成节点S0， 三态反相器102与 反相器103之间形成节点S1， 数据通过三态反相器102以及反相器103中晶体管的寄。

11、生电容 暂存在节点S0和/或节点S1。 但是， 节点S0容易产生动态漏电， 导致所暂存的数据丢失。 0003 因此， 如何有效减少动态寄存器的动态漏电实为需要解决的问题。 实用新型内容 0004 本实用新型所要解决的技术问题是提供一种漏电补偿动态寄存器， 可以有效补偿 节点的动态漏电流， 提高数据的安全性和正确率。 0005 为了实现上述目的， 本实用新型提供一种漏电补偿动态寄存器， 包括一输入端， 用 于输入一数据； 一输出端， 用于输出所述数据； 一时钟信号端， 用于提供时钟信号； 一模拟开 关单元， 在所述时钟信号控制下传输所述数据； 一数据锁存单元， 在所述时钟信号控制下锁 存所述数据。

12、； 一输出驱动单元， 用于反相并输出从所述数据锁存单元接收到的所述数据； 所 述模拟开关单元、 所述数据锁存单元、 所述输出驱动单元依次串接在所述输入端和所述输 出端之间， 所述模拟开关单元和所述数据锁存单元之间具有一节点； 其中， 还包括一漏电补 偿单元， 所述漏电补偿单元电性连接在所述节点与所述输出端之间。 0006 上述的漏电补偿动态寄存器， 其中， 所述漏电补偿单元具有一第一端、 一第二端以 及一控制端， 所述第一端电性连接至所述输出端， 所述第二端电性连接至所述节点。 0007 上述的漏电补偿动态寄存器， 其中， 所述漏电补偿单元包括一PMOS晶体管及一 NMOS晶体管， 所述PMO。

13、S晶体管及所述NMOS晶体管串联连接在所述输出端与所述节点之间。 0008 上述的漏电补偿动态寄存器， 其中， 所述PMOS晶体管具有一源极端、 一漏极端及一 栅极端， 所述NMOS晶体管具有一源极端、 一漏极端及一栅极端， 所述PMOS晶体管的所述源极 端电性连接至所述输出端， 所述漏极端电性连接至所述NMOS晶体管的所述漏极端， 所述 NMOS晶体管的所述源极端电性连接至所述节点。 0009 上述的漏电补偿动态寄存器， 其中， 所述PMOS晶体管与所述NMOS晶体管的栅极端 并联并电性连接至一电源。 0010 上述的漏电补偿动态寄存器， 其中， 所述PMOS晶体管与所述NMOS晶体管的栅极。

14、端 并联并电性连接至所述节点。 0011 上述的漏电补偿动态寄存器， 其中， 所述PMOS晶体管具有一源极端、 一漏极端及一 说明书 1/8 页 4 CN 210865633 U 4 栅极端， 所述NMOS晶体管具有一源极端、 一漏极端及一栅极端， 所述NMOS晶体管的所述源极 端电性连接至所述输出端， 所述漏极端电性连接至所述PMOS晶体管的所述漏极端， 所述 PMOS晶体管的所述源极端电性连接至所述节点。 0012 上述的漏电补偿动态寄存器， 其中， 所述PMOS晶体管与所述NMOS晶体管的栅极端 并联并电性连接至一地。 0013 上述的漏电补偿动态寄存器， 其中， 所述PMOS晶体管与所。

15、述NMOS晶体管的栅极端 并联并电性连接至所述节点。 0014 上述的漏电补偿动态寄存器， 其中， 所述漏电补偿单元包括一PMOS晶体管， 所述 PMOS晶体管具有一源极端、 一漏极端及一栅极端， 所述PMOS晶体管的所述源极端电性连接 至所述输出端， 所述漏极端电性连接至所述节点， 所述栅极端电性连接至一电源。 0015 上述的漏电补偿动态寄存器， 其中， 所述漏电补偿单元包括一NMOS晶体管， 所述 NMOS晶体管具有一源极端、 一漏极端及一栅极端， 所述NMOS晶体管的所述漏极端电性连接 至所述输出端， 所述源极端电性连接至所述节点， 所述栅极端电性连接至一地。 0016 上述的漏电补偿。

16、动态寄存器， 其中， 所述时钟信号包括一第一时钟信号及一第二 时钟信号， 所述第一时钟信号与所述第二时钟信号反相。 0017 上述的漏电补偿动态寄存器， 其中， 所述模拟开关单元为传输门。 0018 上述的漏电补偿动态寄存器， 其中， 所述数据锁存单元为三态反相器。 0019 上述的漏电补偿动态寄存器， 其中， 所述输出驱动单元为反相器。 0020 使用本实用新型的漏电补偿动态寄存器， 可以从输出端反馈漏电电流到节点， 补 偿节点的动态漏电流， 提高数据存储的稳定性， 进而增强数据的安全性和正确率。 0021 为了更好地实现上述目的， 本实用新型还提供了一种数据运算单元， 包括互联连 接的控制。

17、电路、 运算电路、 多个漏电补偿动态寄存器， 所述多个漏电补偿动态寄存器为串联 和/或并联连接； 其中， 所述多个漏电补偿动态寄存器为上述的任意一种漏电补偿动态寄存 器。 0022 为了更好地实现上述目的， 本实用新型还提供了一种芯片， 其中， 包括至少一个上 述的数据运算单元。 0023 为了更好地实现上述目的， 本实用新型还提供了一种用于计算设备的算力板， 其 中， 包括至少一个上述的芯片。 0024 为了更好地实现上述目的， 本实用新型还提供了一种计算设备， 包括电源板、 控制 板、 连接板、 散热器以及多个算力板， 所述控制板通过所述连接板与所述算力板连接， 所述 散热器设置在所述算力。

18、板的周围， 所述电源板用于向所述连接板、 所述控制板、 所述散热器 以及所述算力板提供电源， 其中， 所述算力板为上述的算力板。 0025 本实用新型的有益功效在于： 可以有效补偿节点的动态漏电流， 提高数据的安全 性和正确率。 0026 以下结合附图和具体实施例对本实用新型进行详细描述， 但不作为对本实用新型 的限定。 附图说明 0027 图1为现有动态寄存器的电路结构示意图； 说明书 2/8 页 5 CN 210865633 U 5 0028 图2为本实用新型一实施例漏电补偿动态寄存器的电路结构示意图； 0029 图3为本实用新型又一实施例漏电补偿动态寄存器的电路结构示意图； 0030 图。

19、4为本实用新型另一实施例漏电补偿动态寄存器的电路结构示意图； 0031 图5为本实用新型再一实施例漏电补偿动态寄存器的电路结构示意图； 0032 图6为本实用新型拓展实施例漏电补偿动态寄存器的电路结构示意图； 0033 图7为本实用新型又一拓展实施例漏电补偿动态寄存器的电路结构示意图； 0034 图8为本实用新型数据运算单元的结构示意图； 0035 图9为本实用新型芯片的结构示意图； 0036 图10为本实用新型算力板的结构示意图； 0037 图11为本实用新型计算设备的结构示意图。 0038 其中， 附图标记： 0039 100： 动态寄存器 0040 101： 传输门 0041 102： 。

20、三态反相器 0042 103： 反相器 0043 200： 漏电补偿动态寄存器 0044 201： 模拟开关单元 0045 202： 数据锁存单元 0046 203： 输出驱动单元 0047 204： 漏电补偿单元 0048 201P、 202P1、 202P2、 204P： PMOS晶体管 0049 201N、 202N1、 202N2、 204N： NMOS晶体管 0050 800： 数据运算单元 0051 801： 控制电路 0052 802： 运算电路 0053 900： 芯片 0054 901： 控制单元 0055 1000： 算力板 0056 1100： 计算设备 0057 110。

21、1： 连接板 0058 1102： 控制板 0059 1103： 散热器 0060 1104： 电源板 0061 D： 输入端 0062 Q： 输出端 0063 CKP、 CKN： 时钟信号 0064 S0、 S1： 节点 说明书 3/8 页 6 CN 210865633 U 6 具体实施方式 0065 下面结合附图对本实用新型的结构原理和工作原理作具体的描述： 0066 在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。 所属领域中具 有通常知识者应可理解， 制造商可能会用不同的名词来称呼同一个组件。 本说明书及后续 的权利要求并不以名称的差异来作为区分组件的方式， 而是以组件在功能。

22、上的差异来作为 区分的准则。 0067 在通篇说明书及后续的权利要求当中所提及的 “包括” 和 “包含” 为一开放式的用 语， 故应解释成 “包含但不限定于” 。 以外，“连接” 一词在此为包含任何直接及间接的电性连 接手段。 间接的电性连接手段包括通过其它装置进行连接。 0068 实施例一： 0069 图2为本实用新型一实施例漏电补偿动态寄存器的电路结构示意图。 如图2所示， 漏电补偿动态寄存器200包括输入端D、 输出端Q、 时钟信号端CKN、 时钟信号端CKP、 模拟开关 单元201、 数据锁存单元202、 输出驱动单元203以及漏电补偿单元204。 模拟开关单元201、 数 据锁存单元。

23、202以及输出驱动单元203依次串联连接在输入端D和输出端Q之间， 模拟开关单 元201和数据锁存单元202之间形成节点S0。 漏电补偿单元204电性连接在节点S0以及输出 端Q之间。 其中， 输入端D用于输入数据， 输出端用于输出数据， 时钟信号端CKN以及时钟信号 端CKP用于提供时钟信号CKN以及时钟信号CKP， 时钟信号CKN与时钟信号CKP为反相时钟信 号。 0070 具体的， 如图2所示， 漏电补偿动态寄存器200的模拟开关单元201为传输门结构， 模拟开关单元201包括并联连接的PMOS晶体管201P以及NMOS晶体管201N。 其中， PMOS晶体管 201P的源极端与NMOS。

24、晶体管201N的源极端并联连接， 并电性连接至输入端D， PMOS晶体管 201P的漏极端与NMOS晶体管201N的漏极端并联连接， 并电性连接至节点S0。 NMOS晶体管 201N的栅极端电性连接至时钟信号CKN， PMOS晶体管201P的栅极端电性连接至时钟信号 CKP。 当CKP为低电平时， CKN为高电平， PMOS晶体管201P与NMOS晶体管201N均为导通状态， 输 入端D的数据通过模拟开关单元201传送至节点S0。 当CKP为高电平时， CKN为低电平， PMOS晶 体管201P与NMOS晶体管201N均为不导通状态， 输入端D的数据不能通过模拟开关单元201向 节点S0进行传。

25、送。 在本实施例中， 模拟开关单元201以传输门结构进行举例， 当然， 也可以是 其他形式的模拟开关单元， 只要能够在时钟信号的控制下实现开关功能即可， 本实用新型 并不以此为限。 0071 继续参照图2所示， 漏电补偿动态寄存器200的数据锁存单元202为三态反相器结 构， 数据锁存单元202包括串联连接在电源VDD以及地VSS之间的PMOS晶体管202P1、 202P2以 及NMOS晶体管202N1、 202N2。 PMOS晶体管202P1和NMOS晶体管202N2的栅极端连接在一起， 形 成数据锁存单元202的输入端。 PMOS晶体管202P2和NMOS晶体管202N1的漏极端连接在一起。

26、， 形成数据锁存单元202的输出端。 PMOS晶体管202P1的源极端连接到电源VDD， NMOS晶体管 202N2的源极端连接到地VSS。 PMOS晶体管202P2的源极端连接到PMOS晶体管202P1的漏极 端， NMOS晶体管202N1的源极端连接到NMOS晶体管202N2的漏极端。 0072 在本实施例中， PMOS晶体管202P2的栅极端受时钟信号CKN的控制， NMOS晶体管 202N1的栅极端受时钟信号CKP的控制， 作为数据锁存单元202的时钟控制端。 当然， 也可以 是PMOS晶体管20212的栅极端受时钟信号CKN的控制， NMOS晶体管202N2的栅极端受时钟信 说明书 。

27、4/8 页 7 CN 210865633 U 7 号CKP的控制， 本实用新型并不以此为限。 0073 当CKP为低电平时， CKN为高电平， PMOS晶体管202P2与NMOS晶体管202N1均为不导 通状态， 数据锁存单元202呈高阻状态， 节点S0处的数据不能通过数据锁存单元202， 节点S0 处的数据被锁存， 保持原来的状态， 起到数据寄存的作用。 0074 当CKP为高电平时， CKN为低电平， PMOS晶体管202P2与NMOS晶体管202N1均为导通 状态， 数据锁存单元202起到将节点S0即数据锁存单元输入端的数据进行反相的作用， 此 时， 将节点S0处的数据进行反相， 并输出。

28、到输出驱动单元203， 改写输出端Q的数据。 0075 如图2所示， 动态寄存200的输出驱动单元203为反相器结构， 将从数据锁存单元 202接收的数据再次反相， 以形成与输入端D的数据相同相位的数据， 并将数据通过输出端Q 将数据输出。 同时， 输出驱动单元还能够提高数据的驱动能力。 0076 如图2所示， 漏电补偿动态寄存器200还包括漏电补偿单元204。 在本实施例中， 漏 电补偿单元204包括PMOS晶体管204P以及NMOS晶体管204N， PMOS晶体管204P以及NMOS晶体 管204N串联连接在输出端Q以及节点S0之间。 PMOS晶体管204P的源极端电性连接至输出端 Q， 。

29、PMOS晶体管204P的漏极端电性连接至NMOS晶体管204N的漏极端， NMOS晶体管204N的源极 端电性连接至节点S0， PMOS晶体管204P以及NMOS晶体管204N的栅极端并联连接在一起， 并 电性连接至电源VDD。 0077 由于PMOS晶体管204P以及NMOS晶体管204N的栅极端同样都电性连接至电源VDD， 在电源VDD的高电平信号驱动下， PMOS晶体管204P处于截止状态， NMOS晶体管204N处于导通 状态。 此时， 漏电补偿单元204可以将输出端Q的漏电电流反馈至节点S0处， 补偿节点S0处的 动态漏电电流， 提高数据存储的稳定性， 进而增强数据的安全性和正确率。。

30、 0078 实施例二： 0079 图3为本实用新型一实施例漏电补偿动态寄存器的电路结构示意图。 如图3所示， 漏电补偿动态寄存器200包括输入端D、 输出端Q、 时钟信号端CKN、 时钟信号端CKP、 模拟开关 单元201、 数据锁存单元202、 输出驱动单元203以及漏电补偿单元204。 模拟开关单元201、 数 据锁存单元202以及输出驱动单元203依次串联连接在输入端D和输出端Q之间， 模拟开关单 元201和数据锁存单元202之间形成节点S0。 漏电补偿单元204电性连接在节点S0以及输出 端Q之间。 其中， 输入端D用于输入数据， 输出端用于输出数据， 时钟信号端CKN以及时钟信号 端。

31、CKP用于提供时钟信号CKN以及时钟信号CKP， 时钟信号CKN与时钟信号CKP为反相时钟信 号。 0080 具体的， 如图3所示， 漏电补偿动态寄存器200的模拟开关单元201为传输门结构， 模拟开关单元201包括并联连接的PMOS晶体管201P以及NMOS晶体管201N。 其中， PMOS晶体管 201P的源极端与NMOS晶体管201N的源极端并联连接， 并电性连接至输入端D， PMOS晶体管 201P的漏极端与NMOS晶体管201N的漏极端并联连接， 并电性连接至节点S0。 NMOS晶体管 201N的栅极端电性连接至时钟信号CKN， PMOS晶体管201P的栅极端电性连接至时钟信号 CK。

32、P。 当CKP为低电平时， CKN为高电平， PMOS晶体管201P与NMOS晶体管201N均为导通状态， 输 入端D的数据通过模拟开关单元201传送至节点S0。 当CKP为高电平时， CKN为低电平， PMOS晶 体管201P与NMOS晶体管201N均为不导通状态， 输入端D的数据不能通过模拟开关单元201向 节点S0进行传送。 在本实施例中， 模拟开关单元201以传输门结构进行举例， 当然， 也可以是 其他形式的模拟开关单元， 只要能够在时钟信号的控制下实现开关功能即可， 本实用新型 说明书 5/8 页 8 CN 210865633 U 8 并不以此为限。 0081 继续参照图3所示， 漏。

33、电补偿动态寄存器200的数据锁存单元202为三态反相器结 构， 数据锁存单元202包括串联连接在电源VDD以及地VSS之间的PMOS晶体管202P1、 202P2以 及NMOS晶体管202N1、 202N2。 PMOS晶体管202P1和NMOS晶体管202N2的栅极端连接在一起， 形 成数据锁存单元202的输入端。 PMOS晶体管202P2和NMOS晶体管202N1的漏极端连接在一起， 形成数据锁存单元202的输出端。 PMOS晶体管202P1的源极端连接到电源VDD， NMOS晶体管 202N2的源极端连接到地VSS。 PMOS晶体管202P2的源极端连接到PMOS晶体管202P1的漏极 端。

34、， NMOS晶体管202N1的源极端连接到NMOS晶体管202N2的漏极端。 0082 在本实施例中， PMOS晶体管202P2的栅极端受时钟信号CKN的控制， NMOS晶体管 202N1的栅极端受时钟信号CKP的控制， 作为数据锁存单元202的时钟控制端。 当然， 也可以 是PMOS晶体管20212的栅极端受时钟信号CKN的控制， NMOS晶体管202N2的栅极端受时钟信 号CKP的控制， 本实用新型并不以此为限。 0083 当CKP为低电平时， CKN为高电平， PMOS晶体管202P2与NMOS晶体管202N1均为不导 通状态， 数据锁存单元202呈高阻状态， 节点S0处的数据不能通过数。

35、据锁存单元202， 节点S0 处的数据被锁存， 保持原来的状态， 起到数据寄存的作用。 0084 当CKP为高电平时， CKN为低电平， PMOS晶体管202P2与NMOS晶体管202N1均为导通 状态， 数据锁存单元202起到将节点S0即数据锁存单元输入端的数据进行反相的作用， 此 时， 将节点S0处的数据进行反相， 并输出到输出驱动单元203， 改写输出端Q的数据。 0085 如图3所示， 动态寄存200的输出驱动单元203为反相器结构， 将从数据锁存单元 202接收的数据再次反相， 以形成与输入端D的数据相同相位的数据， 并将数据通过输出端Q 将数据输出。 同时， 输出驱动单元还能够提高。

36、数据的驱动能力。 0086 如图3所示， 漏电补偿动态寄存器200还包括漏电补偿单元204。 与图2所示实施例 不同之处在于， 在本实施例中， 漏电补偿单元204包括PMOS晶体管204P以及NMOS晶体管 204N， PMOS晶体管204P以及NMOS晶体管204N串联连接在输出端Q以及节点S0之间。 PMOS晶体 管204P的源极端电性连接至节点S0， PMOS晶体管204P的漏极端电性连接至NMOS晶体管204N 的漏极端， NMOS晶体管204N的源极端电性连接至输出端Q， PMOS晶体管204P以及NMOS晶体管 204N的栅极端并联连接在一起， 并电性连接至地VSS。 0087 由。

37、于PMOS晶体管204P以及NMOS晶体管204N的栅极端同样都电性连接至地VSS， 在 地VSS低电平信号的驱动下， PMOS晶体管204P处于导通状态， NMOS晶体管204N处于截止状 态。 因此， 漏电补偿单元204可以将输出端Q的漏电电流反馈至节点S0， 可以补偿节点S0处的 漏电电流， 提高数据存储的稳定性， 进而增强数据的安全性和正确率。 0088 变形例： 0089 图4为本实用新型另一实施例漏电补偿动态寄存器的电路结构示意图。 如图2及图 4所示， 与图2所示实施例不同之处在于， 在本实施例中， 漏电补偿单元204中， PMOS晶体管 204P以及NMOS晶体管204N的栅极。

38、端并联连接在一起， 并电性连接节点S0。 0090 由于PMOS晶体管205P以及NMOS晶体管205N的栅极端同样都电性连接至节点S0， 在 相同电平的信号驱动下， PMOS晶体管205P以及NMOS晶体管205N不会同时导通， 只能有一个 处于导通状态， 另一个处于截止状态。 例如， 当节点S0处的电位为高电平时， PMOS晶体管 205P处于截止状态， 而NMOS晶体管205N处于导通状态； 当节点S0处的电位为低电平时， PMOS 说明书 6/8 页 9 CN 210865633 U 9 晶体管205P处于导通状态， 而NMOS晶体管205N处于截止状态。 因此， 漏电反馈单元205可。

39、以 将输出端Q的漏电电流反馈至节点S0， 可以补偿节点S0处的漏电电流， 提高数据存储的稳定 性， 进而增强数据的安全性和正确率。 0091 图5为本实用新型再一实施例漏电补偿动态寄存器的电路结构示意图。 如图3及图 5所示， 与图3所示实施例不同之处在于， 在本实施例中， 漏电补偿单元204中， PMOS晶体管 204P以及NMOS晶体管204N的栅极端并联连接在一起， 并电性连接节点S0。 0092 由于PMOS晶体管205P以及NMOS晶体管205N的栅极端同样都电性连接至节点S0， 在 相同电平的信号驱动下， PMOS晶体管205P以及NMOS晶体管205N不会同时导通， 只能有一个 。

40、处于导通状态， 另一个处于截止状态。 例如， 当节点S0处的电位为高电平时， PMOS晶体管 205P处于截止状态， 而NMOS晶体管205N处于导通状态； 当节点S0处的电位为低电平时， PMOS 晶体管205P处于导通状态， 而NMOS晶体管205N处于截止状态。 因此， 漏电反馈单元205可以 将输出端Q的漏电电流反馈至节点S0， 可以补偿节点S0处的漏电电流， 提高数据存储的稳定 性， 进而增强数据的安全性和正确率。 0093 图6为本实用新型拓展实施例漏电补偿动态寄存器的电路结构示意图。 如 0094 图6所示， 漏电补偿动态寄存器200的漏电补偿单元204包括PMOS晶体管204P。

41、， PMOS 晶体管204P的源极端电性连接至输出端， PMOS晶体管204P的漏极端电性连接至节点S0， PMOS晶体管204P的栅极端电性连接至电源VDD。 0095 由于PMOS晶体管204P的栅极端电性连接至电源VDD， 在电源VDD高电平信号的驱动 下， PMOS晶体管204P处于截止状态。 因此， 漏电补偿单元204可以将输出端Q的漏电电流反馈 至节点S0， 可以补偿节点S0处的漏电电流， 提高数据存储的稳定性， 进而增强数据的安全性 和正确率。 0096 图7为本实用新型又一拓展实施例漏电补偿动态寄存器的电路结构示意图。 如图7 所示， 漏电补偿动态寄存器200的漏电补偿单元20。

42、4包括NMOS晶体管204N， NMOS晶体管204N 的源极端电性连接至节点S0， NMOS晶体管204N的漏极端电性连接至输出端Q， NMOS晶体管 204N的栅极端电性连接至地VSS。 0097 由于NMOS晶体管204N的栅极端电性连接至地VSS， 在地VSS低电平信号的驱动下， NMOS晶体管204N处于截止状态。 因此， 漏电补偿单元204可以将输出端Q的漏电电流反馈至 节点S0， 可以补偿节点S0处的漏电电流， 提高数据存储的稳定性， 进而增强数据的安全性和 正确率。 0098 本实用新型还提供一种数据运算单元， 图8为本实用新型数据运算单元的结构示 意图。 如图8所示， 数据运。

43、算单元800包括控制电路801、 运算电路802以及多个动态寄存200。 控制电路801对动态寄存200中的数据进行刷新并从动态寄存200中读取数据， 运算电路802 对读取的数据进行运算， 再由控制电路801将运算结果输出。 0099 本实用新型还提供一种芯片， 图9为本实用新型芯片的结构示意图。 如图9所示， 芯 片900包括控制单元901， 以及一个或多个数据运算单元800。 控制单元901向数据运算单元 800输入数据并将数据运算单元800输出的数据进行处理。 0100 本实用新型还提供一种算力板， 图10为本实用新型算力板的结构示意图。 如图10 所示， 每一个算力板1000上包括一。

44、个或多个芯片900， 对计算设备下发的工作数据进行大规 模运算。 说明书 7/8 页 10 CN 210865633 U 10 0101 本实用新型还提供一种计算设备， 所述计算设备优选用于挖掘虚拟数字货币的运 算， 当然所述计算设备也可以用于其他任何海量运算。 图11为本实用新型计算设备的结构 示意图。 如图11所示， 每一个计算设备1100包括连接板1101、 控制板1102、 散热器1103、 电源 板1104， 以及一个或多个算力板1000。 控制板1102通过连接板1101与算力板1000连接， 散热 器1103设置在算力板1000的周围。 电源板1104用于向连接板1101、 控制。

45、板1102、 散热器1103 以及算力板1000提供电源。 0102 需要说明的是， 在本实用新型的描述中， 术语 “横向” 、“纵向” 、“上” 、“下” 、“前” 、 “后” 、“左” 、“右” 、“竖直” 、“水平” 、“顶” 、“底” 、“内” 、“外” 等指示的方位或位置关系为基于 附图所示的方位或位置关系， 仅是为了便于描述本实用新型和简化描述， 并不是指示或暗 示所指的装置或元件必须具有特定的方位、 以特定的方位构造和操作， 因此不能理解为对 本实用新型的限制。 0103 换言之， 本实用新型还可有其它多种实施例， 在不背离本实用新型精神及其实质 的情况下， 熟悉本领域的技术人员。

46、当可根据本实用新型作出各种相应的改变和变形， 但这 些相应的改变和变形都应属于本实用新型所附的权利要求的保护范围。 说明书 8/8 页 11 CN 210865633 U 11 图1 说明书附图 1/8 页 12 CN 210865633 U 12 图2 说明书附图 2/8 页 13 CN 210865633 U 13 图3 说明书附图 3/8 页 14 CN 210865633 U 14 图4 图5 说明书附图 4/8 页 15 CN 210865633 U 15 图6 图7 说明书附图 5/8 页 16 CN 210865633 U 16 图8 图9 说明书附图 6/8 页 17 CN 210865633 U 17 图10 说明书附图 7/8 页 18 CN 210865633 U 18 图11 说明书附图 8/8 页 19 CN 210865633 U 19 。