用于FPGA的N模冗余配置存储单元电路.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910170169.4 (22)申请日 2019.03.07 (71)申请人 中科亿海微电子科技 （苏州） 有限公 司 地址 215028 江苏省苏州市苏州工业园区 金鸡湖大道99号纳米城西北区nw-01 幢7楼 (72)发明人 屈小钢 (74)专利代理机构 中科专利商标代理有限责任 公司 11021 代理人 任岩 (51)Int.Cl. G11C 29/00(2006.01) (54)发明名称 用于FPGA的N模冗余配置存储单元电路 (57)摘要 本发明提供了一种FPGA。

2、的N模冗余配置存储 单元电路， 包括： 2N对互锁存储单元， 每一对互锁 存储单元包括一个PMOS管和一个NMOS管， 其中， 第i个PMOS管的漏极连接第i+1个PMOS管的栅极， 第2N个PMOS管的漏极连接第1个PMOS管的栅极； 第i个NMOS的栅极连接第i+1个NMOS的漏极， 第2N 个NMOS管的栅极连接第1个NMOS管的漏极； 每一 对互锁存储单元的PMOS管和NMOS管的漏极互相 连接， 1i2N-1； N个传输管， 其栅极和源极分 别互相连接； N个清零管， 其栅极互相连接。 本发 明相较于现有技术的两端读写存储单元节省了 一倍的布线， 简化了布线和结构。 权利要求书1页 。

3、说明书4页 附图1页 CN 109979517 A 2019.07.05 CN 109979517 A 1.一种用于FPGA的N模冗余配置存储单元电路， 包括： 2N对互锁存储单元， 每一对互锁存储单元包括一个PMOS管和一个NMOS管， 其中， 第i个 PMOS管的漏极连接第i+1个PMOS管的栅极， 第2N个PMOS管的漏极连接第1个PMOS管的栅极； 第i个NMOS的栅极连接第i+1个NMOS的漏极， 第2N个NMOS管的栅极连接第1个NMOS管的漏极； 每一对互锁存储单元的PMOS管和NMOS管的漏极互相连接， 1i2N-1； N个传输管， 其栅极和源极分别互相连接； N个清零管， 其。

4、栅极互相连接。 2.根据权利要求1所述的用于FPGA的N模冗余配置存储单元电路， 其中， 第1个传输管的 漏极连接第1对互锁存储单元的漏极、 第2个PMOS管的栅极和第2N个NMOS管的栅极； 第a个传 输管的漏极连接第2a-1对互锁存储单元的漏极、 第2a-2个NMOS管的栅极、 第2a个PMOS管的 栅极， 2aN。 3.根据权利要求2所述的用于FPGA的N模冗余配置存储单元电路， 其中， 第b个清零管的 漏极连接第2b对互锁存储单元的漏极、 第2b-1个NMOS管的栅极、 第2b+1个PMOS管的栅极； 第 N个清零管的漏极连接第2N对互锁存储单元的漏极、 第2N-1个NMOS管的栅极、。

5、 第1个PMOS管 的栅极， 1bN-1。 4.根据权利要求1所述的用于FPGA的N模冗余配置存储单元电路， 其中， 2N个所述PMOS 的源极互相连接。 5.根据权利要求1所述的用于FPGA的N模冗余配置存储单元电路， 其中， 2N个上述NMOS 的源极互相连接。 6.根据权利要求1所述的用于FPGA的N模冗余配置存储单元电路， 其中， 所述N的范围为 N4。 7.根据权利要求1所述的用于FPGA的N模冗余配置存储单元电路， 其中， 所述传输管为 NMOS管或PMOS管， 所述清零管为NMOS管。 8.根据权利要求1所述的用于FPGA的N模冗余配置存储单元电路， 其中， 所述传输管的 栅极与。

6、sel输入端连接， 其源极与data输入端连接； 和/或 所述清零管的栅极与clr输入端连接。 9.根据权利要求4所述的用于FPGA的N模冗余配置存储单元电路， 其中， 2N个所述PMOS 的源极均与高电平连接。 10.根据权利要求5所述的用于FPGA的N模冗余配置存储单元电路， 其中， 2N个所述NMOS 的源极均接地。 权利要求书 1/1 页 2 CN 109979517 A 2 用于FPGA的N模冗余配置存储单元电路 技术领域 0001 本发明涉及集成电路技术领域， 涉及一种用于FPGA的N模冗余配置存储单元电路。 背景技术 0002 自20世纪70年代以来， 随着微电子技术的发展， 出。

7、现了各种类型的通用型可编程 逻辑器件PLD。 其中， 以基于SRAM的FPGA应用较为广泛。 用户可以通过软件对器件编程配置 存储单元SRAM来实现所需的逻辑功能， 而不必由自己设计和代工厂制作专用集成电路ASIC 芯片。 FPGA是一种高密度的复杂PLD。 它由许多独立的可编程逻辑模块、 可编程互连和可编 程输入/输出模块组成。 逻辑模块之间以及与输入/输出模块间的连接通过可编程互连开关 来实现。 通过将配置码流下载到芯片中的配置存储单元控制可编程资源实现所需的逻辑功 能。 0003 FPGA是超大规模集成电路VLSI技术和计算机辅助设计CAD技术发展融合的结果。 基于FPGA的应用电路设计。

8、不需再经流片， 同时又有功能强大的EDA软件的支持。 因此， 与基 于ASIC芯片设计相比产品研发周期大大缩短。 而且在需要的量片数不大时， 基于FPGA的应 用电路设计与ASIC芯片设计相比还具有成本低的优势。 FPGA的这些优点使得它广泛应用于 计算机硬件、 数据处理、 工业控制、 遥控遥测、 智能仪表、 广播电视、 医疗器械和航空航天等 诸多领域。 但在一些应用场合， FPGA中的配置存储单元SRAM位状态易于被单粒子辐射后翻 转。 0004 现有技术中， 一般通过增加敏感结点电容缩短被打翻数据恢复时间或在SRAM中反 向器输入路径上增加电阻电容延长被打翻数据经反向器反馈回来的时间提高S。

9、RAM抗单粒 子翻转阈值； 或者通过一种二模冗余SRAM单元的双互锁存储单元电路， 当可编程逻辑器件 上电时需对内部配置存储单元清零， 使其处在确定的状态， 二模冗余的配置存储单元就需 在存储相同状态的两个结点各增加一个清零管。 0005 也就是说， 现有技术存在布线、 结构复杂， 组件繁琐的缺陷。 发明内容 0006 (一)要解决的技术问题 0007 本发明的目的在于提供一种用于FPGA的N模冗余配置存储单元电路， 以解决上述 的至少一项技术问题。 0008 (二)技术方案 0009 本发明实施例提供了一种用于FPGA的N模冗余配置存储单元电路， 包括： 0010 2N对互锁存储单元， 每一。

10、对互锁存储单元包括一个PMOS管和一个NMOS管， 其中， 第 i个PMOS管的漏极连接第i+1个PMOS管的栅极， 第2N个PMOS管的漏极连接第1个PMOS管的栅 极； 第i个NMOS的栅极连接第i+1个NMOS的漏极， 第2N个NMOS管的栅极连接第1个NMOS管的漏 极； 每一对互锁存储单元的PMOS管和NMOS管的漏极互相连接， 1i2N-1； 0011 N个传输管， 其栅极和源极分别互相连接； 说明书 1/4 页 3 CN 109979517 A 3 0012 N个清零管， 其栅极互相连接。 0013 在本发明的一些实施例中， 第1个传输管的漏极连接第1对互锁存储单元的漏极、 第2。

11、个PMOS管的栅极和第2N个NMOS管的栅极； 第a个传输管的漏极连接第2a-1对互锁存储单 元的漏极、 第2a-2个NMOS管的栅极、 第2a个PMOS管的栅极， 2aN。 0014 在本发明的一些实施例中， 第b个清零管的漏极连接第2b对互锁存储单元的漏极、 第2b-1个NMOS管的栅极、 第2b+1个PMOS管的栅极； 第N个清零管的漏极连接第2N对互锁存储 单元的漏极、 第2N-1个NMOS管的栅极、 第1个PMOS管的栅极， 1bN-1。 0015 在本发明的一些实施例中， 2N个所述PMOS的源极互相连接。 0016 在本发明的一些实施例中， 2N个上述NMOS的源极互相连接。 0。

12、017 在本发明的一些实施例中， 所述N的范围为N4。 0018 在本发明的一些实施例中， 所述传输管为NMOS管或PMOS管， 所述清零管为NMOS管。 0019 在本发明的一些实施例中， 所述传输管的栅极与sel输入端连接， 其源极与data输 入端连接； 和/或 0020 所述清零管的栅极与clr输入端连接。 0021 在本发明的一些实施例中， 2N个所述PMOS的源极均与高电平连接。 0022 在本发明的一些实施例中， 2N个所述NMOS的源极均接地。 0023 (三)有益效果 0024 本发明的用于FPGA的N模冗余配置存储单元电路， 相较于现有技术， 至少具有以下 优点： 0025。

13、 1、 不同于现有技术中 0 与 1 都需读写， 本发明用于FPGA的N模冗余配置存储单 元电路上电时清一次零， 然后配置时需写 1 的配置单元再写 1 ； 回读配置数据时也是默 认 1 ， 只回读 0 ， 只需用尽量少的MOS管在FPGA中实现配置要求， 可提高可编程逻辑器件 抗单粒子翻转阈值。 0026 2、 相比现有技术的两端读写存储单元少占有了一倍的布线， 简化了布线和结构。 附图说明 0027 图1为本发明实施例的用于FPGA的N模冗余配置存储单元电路的电路示意图。 具体实施方式 0028 现有技术的两端读写存储单元存在布线、 结构复杂， 组件繁琐的缺陷， 有鉴于此， 本发明提供了一。

14、种用于FPGA的N模冗余配置存储单元电路， 不同于现有技术中 0 与 1 都 需读写， 本发明用于FPGA的N模冗余配置存储单元电路上电时清一次零， 然后配置时需写 1 的配置单元再写 1 ； 回读配置数据时也是默认 1 ， 只回读 0 ， 只需用尽量少的MOS管 在FPGA中实现配置要求， 可提高可编程逻辑器件抗单粒子翻转阈值。 0029 为使本发明的目的、 技术方案和优点更加清楚明白， 以下结合具体实施例， 并参照 附图， 对本发明进一步详细说明。 0030 本发明实施例提供了一种用于FPGA的N模冗余配置存储单元电路， 包括： 0031 2N对互锁存储单元， 每一对互锁存储单元包括一个P。

15、MOS管和一个NMOS管， 其中， 第 i个PMOS管的漏极连接第i+1个PMOS管的栅极， 第2N个PMOS管的漏极连接第1个PMOS管的栅 说明书 2/4 页 4 CN 109979517 A 4 极； 第i个NMOS的栅极连接第i+1个NMOS的漏极， 第2N个NMOS管的栅极连接第1个NMOS管的漏 极； 每一对互锁存储单元的PMOS管和NMOS管的漏极互相连接， 1i2N-1； 0032 N个传输管， 其栅极和源极分别互相连接； 0033 N个清零管， 其栅极互相连接。 0034 优选地， 所述传输管的栅极均与sel(选择)输入端连接， 其源极均与data(数据)输 入端连接； 清零。

16、管的栅极均与clr(同步清零)输入端连接。 更具体地， 传输管为NMOS管或 PMOS管， 清零管为NMOS管。 0035 在本发明的一些实施例中， 第1个传输管的漏极连接第1对互锁存储单元的漏极、 第2个PMOS管的栅极和第2N个NMOS管的栅极； 第a个传输管的漏极连接第2a-1对互锁存储单 元的漏极、 第2a-2个NMOS管的栅极、 第2a个PMOS管的栅极， 2aN。 0036 第b个清零管的漏极连接第2b对互锁存储单元的漏极、 第2b-1个NMOS管的栅极、 第 2b+1个PMOS管的栅极； 第N个清零管的漏极连接第2N对互锁存储单元的漏极、 第2N-1个NMOS 管的栅极、 第1个。

17、PMOS管的栅极， 1bN-1。 0037 进一步地， 2N个所述PMOS的源极互相连接， 且均与高电平连接。 0038 进一步地， 2N个所述NMOS的源极互相连接， 且均接地。 0039 在本发明的一些实施例中， N4， 5， 6， 以下将结合图1以N4为例进行说明。 0040 图1为本发明实施例的用于FPGA的N模冗余配置存储单元电路的电路示意图， 如图 1所示， 用于FPGA的四模冗余配置存储单元电路100包括： 8对互锁存储单元， 每一对互锁存 储单元包括一个NMOS管和一个PMOS管。 第1个PMOS管到第8个PMOS管依次为101、 103、 105、 107、 109、 111。

18、、 113、 115； 第1个NMOS管到第8个NMOS管依次为102、 104、 106、 108、 110、 112、 114、 116组成的、 4个传输管117、 118、 119和120， 以及4个清零管121、 122、 123和124。 其中， sel输入端接NMOS管117的栅极G端、 NMOS管118的栅极G端、 NMOS管119的栅极G端和NMOS管 120的栅极G端。 data输入端接NMOS管117的源极S端、 NMOS管118的源极S端、 NMOS管119的源 极S端和NMOS管120的源极S端。 0041 NMOS管117的漏极D端接PMOS管101的漏极D端和NMO。

19、S管102的漏极D端， 又接到PMOS 管103的栅极G端和NMOS管116的栅极G端； NMOS管118的漏极D端接PMOS管105的漏极D端和 NMOS管106的漏极D端， 又接到PMOS管107的栅极G端和NMOS管104的栅极G端； NMOS管119的漏 极D端接PMOS管109的漏极D端和NMOS管110的漏极D端， 又接到PMOS管111的栅极G端和NMOS 管108的栅极G端； NMOS管120的漏极D端接PMOS管113的漏极D端和NMOS管114的漏极D端， 又 接到PMOS管115的栅极G端和NMOS管112的栅极G端。 0042 clr输入端接NMOS管121的栅极G端、。

20、 NMOS管122的栅极G端、 NMOS管123的栅极G端和 NMOS管124的栅极G端。 0043 NMOS管121的漏极D端接PMOS管103的漏极D端和NMOS管104的漏极D端， 又接到PMOS 管105的栅极G端和NMOS管102的栅极G端； NMOS管122的漏极D端接PMOS管107的漏极D端和 NMOS管108的漏极D端， 又接到PMOS管109的栅极G端和NMOS管106的栅极G端； NMOS管123的漏 极D端接PMOS管111的漏极D端和NMOS管112的漏极D端， 又接到PMOS管113的栅极G端和NMOS 管110的栅极G端； NMOS管124的漏极D端接PMOS管1。

21、15的漏极D端和NMOS管116的漏极D端， 又 接到PMOS管101的栅极G端和NMOS管114的栅极G端。 0044 PMOS管101的源极S端、 PMOS管103的源极S端、 PMOS管105的源极S端、 PMOS管107的 说明书 3/4 页 5 CN 109979517 A 5 源极S端、 PMOS管109的源极S端、 PMOS管111的源极S端、 PMOS管113的源极S端和PMOS管115的 源极S端均接到电源即高电压VCC。 0045 NMOS管102的源极S端、 NMOS管104的源极S端、 NMOS管106的源极S端、 NMOS管108的 源极S端、 NMOS管110的源极。

22、S端、 NMOS管112的源极S端、 NMOS管114的源极S端、 NMOS管116的 源极S端、 NMOS管121的源极S端、 NMOS管122的源极S端、 NMOS管123的源极S端和NMOS管124的 源极S端均接到地VSS。 0046 本发明不受电路的具体实施方法的限制和电路所采用的逻辑形式的限制， 例如， 所有的底层电路可以是标准的CMOS工艺或其他的工艺。 0047 综上， 本发明的用于FPGA的N模冗余配置存储单元电路， 相比两端读写存储单元少 占有了一倍的布线。 且不同于现有技术中的存储单元 0 与 1 都需读写， 其配置存储单元 上电时清一次零， 然后配置时需写 1 的配置单。

23、元再写 1 ； 回读配置数据时也是默认 1 ， 只回读 0 。 本发明的用于FPGA的N模冗余配置存储单元电路， 使用尽量少的MOS管在FPGA中 实现配置要求， 仍可提高可编程逻辑器件抗单粒子翻转阈值。 0048 除非有所知名为相反之意， 本说明书及所附权利要求中的数值参数是近似值， 能 够根据通过本发明的内容所得的所需特性改变。 具体而言， 所有使用于说明书及权利要求 中表示组成的含量、 反应条件等等的数字， 应理解为在所有情况中是受到 “约” 的用语所修 饰。 一般情况下， 其表达的含义是指包含由特定数量在一些实施例中10的变化、 在一些 实施例中5的变化、 在一些实施例中1的变化、 在。

24、一些实施例中0.5的变化。 0049 再者，“包含” 不排除存在未列在权利要求中的元件或步骤。 位于元件之前的 “一” 或 “一个” 不排除存在多个这样的元件。 0050 说明书与权利要求中所使用的序数例如 “第一” 、“第二” 、“第三” 等的用词， 以修饰 相应的元件， 其本身并不意味着该元件有任何的序数， 也不代表某一元件与另一元件的顺 序、 或是制造方法上的顺序， 该些序数的使用仅用来使具有某命名的一元件得以和另一具 有相同命名的元件能做出清楚区分。 0051 以上所述的具体实施例， 对本发明的目的、 技术方案和有益效果进行了进一步详 细说明， 所应理解的是， 以上所述仅为本发明的具体实施例而已， 并不用于限制本发明， 凡 在本发明的精神和原则之内， 所做的任何修改、 等同替换、 改进等， 均应包含在本发明的保 护范围之内。 说明书 4/4 页 6 CN 109979517 A 6 图1 说明书附图 1/1 页 7 CN 109979517 A 7 。