基于fpga的芯片测试系统及方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910448179.X (22)申请日 2019.05.27 (71)申请人 眸芯科技 （上海） 有限公司 地址 201210 上海市浦东新区自由贸易试 验区纳贤路800号1幢507室 (72)发明人 赵毅辰高胜 (51)Int.Cl. G01R 31/28(2006.01) (54)发明名称 基于fpga的芯片测试系统及方法 (57)摘要 本发明公开了基于fpga的芯片测试系统及 方法， 涉及芯片测试技术领域。 一种基于fpga的 芯片测试系统， 包括PC端和fpga,P。

2、C端用以施加 测试激励指令,并将测试激励指令发送至fpga； 所述fpga用以接收测试激励指令并解析后发送 至芯片,所述fpga能够判断测试类型是IO测试还 是寄存器测试,所述IO测试包括对芯片测试模式 的配置和芯片IO上下拉的操作,所述寄存器测试 包括对芯片寄存器的读写操作。 本发明支持IO及 寄存器读写操作两种测试类型， 用户可以在线调 试测试代码， 编译时间短， 可以灵活满足各种芯 片测试需求。 权利要求书1页 说明书6页 附图2页 CN 110058147 A 2019.07.26 CN 110058147 A 1.一种基于fpga的芯片测试系统， 其特征在于： 所述系统包括通信连接的。

3、PC端和fpga； 所述PC端用以施加测试激励指令,并通过串口工具将测试激励指令发送至fpga； 所述fpga 用以接收串口工具发送的测试激励指令,并对测试激励指令进行解析后发送至芯片,以及 采集芯片的测试响应信息,并将测试响应信息发送至PC端； 所述fpga对测试激励指令进行解析时,能够判断测试类型是IO测试还是寄存器测试, 所述IO测试包括对芯片测试模式的配置和芯片IO上下拉的操作,所述寄存器测试包括对芯 片寄存器的读写操作。 2.根据权利要求1所述的系统， 其特征在于： 所述串口工具发送的测试激励指令为串行 数据， 被配置成包含起始位， 地址位， 操作位和终止位； 所述起始位表示发送的开。

4、始， 所述终 止位表示发送的完成， 所述地址位的编码包含两类信息， 第一类信息用以区分IO测试模式 和寄存器测试模式； 第二类信息为地址译码。 3.根据权利要求2所述的系统， 其特征在于： 对于IO测试模式， 根据芯片IO的数量定义 所述地址位的位宽， 不同的地址位对应不同的芯片IO； 以及， 通过操作位的编码来区分测试是对芯片IO上拉操作或对芯片IO下拉操作。 4.根据权利要求3所述的系统， 其特征在于： 对于寄存器测试模式， 前述地址位的第二 类信息用于区分读操作或写操作， 将多组串口的操作位组合以表示寄存器的读写地址和写 的数据。 5.根据权利要求3或4所述的系统， 其特征在于： 所述f。

5、pga对测试激励指令进行解析时, 根据所述地址位判断测试类型是IO测试还是寄存器测试； 为IO测试类型时， 根据所述操作位判断对应的是上拉操作还是下拉操作， 判定为上拉 操作时， 通过fpga对芯片对应的IO给高电平， 逻辑判断为1， 判定为下拉操作时， 通过fpga对 芯片对应的IO给低电平， 逻辑判断为0。 6.根据权利要求5所述的系统， 其特征在于： 为寄存器测试类型时， 接收多组串口数据， 并将多组串口数据中的操作位组合获得组合操作位； 根据地址位判断对应的是读操作还是写操作； 判定为读操作时， 获取前述组合操作位 中的读操作对应的寄存器地址， 向芯片发送读操作指令以及需要读的地址； 。

6、判定为写操作 时， 获取前述组合操作位中的写操作对应的寄存器地址和写的数据， 向芯片发送写操作指 令、 需要写的地址和写的数据。 7.根据权利要求1所述的系统， 其特征在于： 芯片的测试响应信息被fpga采集后， fpga 将其转换为串口协议的数据后发送至PC端， 通过PC端的串口桌面输出。 8.一种基于fpga的芯片测试方法， 其特征在于： 利用权利要求1-8中任一项所述的系统 进行芯片测试。 9.根据权利要求8所述的方法， 其特征在于包括步骤： 加载测试配置； 施加测试激励， 通过PC端施加测试激励指令， 并将测试激励指令发送至fpga， fpga接收 串口工具发送的测试激励指令,进行解析。

7、后发送至芯片； 获取测试结果， fpga采集芯片的测试响应信息,并将测试响应信息发送至PC端输出。 权利要求书 1/1 页 2 CN 110058147 A 2 基于fpga的芯片测试系统及方法 技术领域 0001 本发明涉及芯片测试技术领域。 背景技术 0002 芯片的测试模式通常包括scan， bist， analog及IO(input/output输入输出)等测 试模式， 不同的测试模式对应不同的测试目的。 目前的芯片测试平台一般是基于ATE (automatic test equipment)， 通过对特定的芯片测试IO管脚配置测试模式后， 对芯片IO 施加测试激励， 读取芯片IO给出。

8、的值和正确值对比给出芯片是否正常的结论。 但由于ATE测 试机台实验设备比较昂贵， 普通实验室难以具备类似测试设备及环境。 而且在传统的测试 模式下， 很多测试都把测试信号拉到芯片的I/O上来， 这样不仅增加了芯片可测性(Design For Test， DFT)设计的复杂度， 还使得在I/O受限或者涉及到高速模拟(analog)IP测试的芯 片上时， 很多测试无法实现， 因为并不是无法将所有的测试信号放到芯片IO管脚上。 0003 同时， 在芯片测试模式下， 无法使用传统的软件调试手段， 所以提供一套成本低， 效率高， 支持灵活配置的测试系统以满足对芯片的测试需求是当前亟需解决的问题。 发明。

9、内容 0004 本发明的目的在于： 克服现有技术的不足， 提供了一种基于fpga的芯片测试系统 及方法， 本发明提出的芯片测试系统包括PC(personal computer， 个人计算机)端和fpga (Field-Programmable Gate Array， 现场可编程门阵列)， 支持IO及寄存器读(read)写 (write)操作两种测试类型， 用户可以在线调试测试代码， 编译时间短， 可以灵活满足各种 芯片测试需求。 0005 为实现上述目标， 本发明提供了如下技术方案： 0006 一种基于fpga的芯片测试系统， 所述系统包括通信连接的PC端和fpga； 0007 所述PC端用以。

10、施加测试激励指令， 并通过串口工具将测试激励指令发送至fpga； 0008 所述fpga用以接收串口工具发送的测试激励指令， 并对测试激励指令进行解析后 发送至芯片， 以及采集芯片的测试响应信息， 并将测试响应信息发送至PC端； 0009 所述fpga对测试激励指令进行解析时， 能够判断测试类型是IO测试还是寄存器测 试， 所述IO测试包括对芯片测试模式的配置和芯片IO上下拉的操作， 所述寄存器测试包括 对芯片寄存器的读写操作。 0010 进一步， 所述串口工具发送的测试激励指令为串行数据， 被配置成包含起始位， 地 址位， 操作位和终止位； 所述起始位表示发送的开始， 所述终止位表示发送的完。

11、成， 所述地 址位的编码包含两类信息， 第一类信息用以区分是IO测试模式还是寄存器测试模式； 第二 类信息为地址译码。 0011 进一步， 对于IO测试模式， 根据芯片IO的数量定义所述地址位的位宽， 不同的地址 位对应不同的芯片IO； 0012 以及， 通过操作位的编码来区分测试是对芯片IO上拉操作和对芯片IO下拉操作。 说明书 1/6 页 3 CN 110058147 A 3 0013 进一步， 对于寄存器测试模式， 前述地址位的第二类信息用于区分读操作或写操 作， 将多组串口的操作位组合以表示寄存器的读写地址和写的数据。 0014 进一步， 所述fpga对测试激励指令进行解析时， 根据所。

12、述地址位判断测试类型是 IO测试还是寄存器测试； 0015 为IO测试类型时， 根据所述操作位判断对应的是上拉操作还是下拉操作， 判定为 上拉操作时， 通过fpga对芯片对应的IO给高电平， 逻辑判断为1， 判定为下拉操作时， 通过 fpga对芯片对应的IO给低电平， 逻辑判断为0。 0016 进一步， 为寄存器测试类型时， 接收多组串口数据， 并将多组串口数据中的操作位 组合获得组合操作位； 0017 根据地址位判断对应的是读操作还是写操作； 判定为读操作时， 获取前述组合操 作位中的读操作对应的寄存器地址， 向芯片发送读操作指令以及需要读的地址； 判定为写 操作时， 获取前述组合操作位中的。

13、写操作对应的寄存器地址和写的数据， 向芯片发送写操 作指令、 需要写的地址和写的数据。 0018 进一步， 芯片的测试响应信息被fpga采集后， fpga将其转换为串口协议的数据后 发送至PC端， 通过PC端的串口桌面输出。 0019 本发明还提供了一种基于fpga的芯片测试方法， 利用前述的系统进行芯片测试。 0020 进一步， 所述方法包括步骤： 0021 加载测试配置； 0022 施加测试激励， 通过PC端施加测试激励指令， 并将测试激励指令发送至fpga， fpga 接收串口工具发送的测试激励指令， 进行解析后发送至芯片； 0023 获取测试结果， fpga采集芯片的测试响应信息， 并。

14、将测试响应信息发送至PC端输 出。 0024 本发明由于采用以上技术方案， 与现有技术相比， 作为举例， 具有以下的优点和积 极效果： 本发明提出的芯片测试系统支持IO及寄存器读写操作两种测试类型， 支持用户在 线调试测试代码， 编译时间短， 可以灵活满足各种芯片测试需求。 附图说明 0025 图1为本发明实施例提供的基于fpga的芯片测试系统的模块结构图。 0026 图2为本发明实施例提供的串口数据的数据结构图。 0027 图3为本发明实施例提供的地址位编码的设置示例图。 具体实施方式 0028 以下结合附图和具体实施例对本发明公开的基于fpga的芯片测试系统及方法作 进一步详细说明。 应当。

15、注意的是， 下述实施例中描述的技术特征或者技术特征的组合不应 当被认为是孤立的， 它们可以被相互组合从而达到更好的技术效果。 在下述实施例的附图 中， 各附图所出现的相同标号代表相同的特征或者部件， 可应用于不同实施例中。 因此， 一 旦某一项在一个附图中被定义， 则在随后的附图中不需要对其进行进一步讨论。 0029 需说明的是， 本说明书所附图中所绘示的结构、 比例、 大小等， 均仅用以配合说明 书所揭示的内容， 以供熟悉此技术的人士了解与阅读， 并非用以限定发明可实施的限定条 说明书 2/6 页 4 CN 110058147 A 4 件， 任何结构的修饰、 比例关系的改变或大小的调整， 在。

16、不影响发明所能产生的功效及所能 达成的目的下， 均应落在发明所揭示的技术内容所能涵盖的范围内。 本发明的优选实施方 式的范围包括另外的实现， 其中可以不按所述的或讨论的顺序， 包括根据所涉及的功能按 基本同时的方式或按相反的顺序， 来执行功能， 这应被本发明的实施例所属技术领域的技 术人员所理解。 0030 对于相关领域普通技术人员已知的技术、 方法和设备可能不作详细讨论， 但在适 当情况下， 所述技术、 方法和设备应当被视为授权说明书的一部分。 在这里示出和讨论的所 有示例中， 任何具体值应被解释为仅仅是示例性的， 而不是作为限制。 因此， 示例性实施例 的其它示例可以具有不同的值。 003。

17、1 本发明所述的PC(personal computer， 个人计算机)包括任意类型的个人计算机 终端， 包括担不限于台式机、 笔记本电脑、 平板电脑、 智能手机等。 0032 实施例 0033 参见图1所示， 公开了一种基于fpga的芯片测试系统。 0034 所述系统包括通信连接的PC端和fpga。 0035 所述PC端， 用以施加测试激励指令， 并通过串口工具将测试激励指令发送至fpga。 所述的测试激励， 可以包括对芯片IO的上下拉操作， 寄存器读写操作。 0036 所述fpga， 用以接收串口工具发送的测试激励指令， 并对测试激励指令进行解析 后发送至待测芯片， 以及采集待测芯片的测试。

18、响应信息， 并将测试响应信息发送至PC端。 0037 所述fpga， 对测试激励指令进行解析时， 能够判断测试类型是IO测试还是寄存器 测试， 所述IO测试包括对芯片测试模式的配置和芯片IO上下拉的操作， 所述寄存器测试包 括对芯片寄存器的读写操作。 0038 本实施例中， 芯片的测试可以包括如下3个步骤： 加载测试配置， 加载测试激励和 获取测试结果。 0039 加载测试配置的目的在于， 将fpga配置成特定的电路结构， 以方便测试。 测试配置 码可以为一串二进制编码， 其长度可达数千万至数亿位， 通过串行下载至fpga的配置位阵 列中， 从而完成一次测试配置加载。 0040 施加测试激励以。

19、获得测试响应。 通过前述PC端施加测试激励指令， 并将测试激励 指令发送至fpga。 所述fpga接收串口工具发送的测试激励指令， 进行解析后发送至待测芯 片。 0041 获取测试结果， fpga采集待测芯片的测试响应信息， 并将测试响应信息发送至PC 端输出。 0042 进一步， 还可以将获得的测试响应信息与期望的测试响应进行比较， 判断fpga是 否存在故障。 0043 通过采用上述方案， 只需要PC端和fpga即可搭建芯片测试系统， 其支持芯片IO和 寄存器读写操作两种测试类型， 通过各种组合可以灵活实现大部分芯片测试模式的需求， 并且支持用户在线调试测试代码， 编译时间短， 调试灵活，。

20、 也便于演示和异地搭建。 0044 本实施例中， 通过串口工具发送的是8bit串行数据， 起被配置成包含起始位， 地址 位， 操作位和终止位， 参见图2所示。 0045 所述起始位可以代表发送的开始。 说明书 3/6 页 5 CN 110058147 A 5 0046 所述终止位可以代表发送的完成。 0047 所述地址位和操作位位于起始位和终止位之间， 对于8bit(比特)串行数据， 可以 编码约定地址位为N位位宽， 则操作位为8-N位位宽， 其中N为大于等于1的整数。 0048 所述地址位的编码， 可以被配置成包含两类信息： 第一类信息用以区分IO测试模 式(或称测试类型)还是寄存器测试模式。

21、(或称测试类型)； 第二类信息为地址译码。 0049 对于IO测试模式， 可以根据芯片IO(管脚)的数量定义所述地址位的位宽， 不同的 地址位对应不同的芯片IO(管脚)。 0050 此时， 通过操作位的编码来区分测试是对芯片IO上拉操作， 还是对芯片IO下拉操 作。 0051 作为举例而非限制， 比如配置地址位为4位， 那么操作位也是4位。 此时， 可以通过 所述地址位的第一位来区分测试模式， 比如地址位第一位为1时为IO测试模式， 地址位第一 位为0时为寄存器测试模式。 地址位的第2-4位地址译码根据需要配置其它信息。 作为举例 而非限制， 比如在IO测试模式下， 所述地址位的第2-4位可以。

22、约定为对应芯片不同的IO管脚 信息。 作为举例而非限制， 比如串口指令为10000001， 前四位1000表示的是地址位， 其中1代 表的是IO模式， 后面的000是芯片IO的地址译码， 地址位译码结果是串口指令操作芯片的 IO0； 后4位0001是操作位， 0001是上拉， 反之0000是下拉操作。 综上所述， 串口指令为 10000001对应的命令是对芯片IO0进行上拉操作。 0052 对于寄存器测试模式， 前述地址位的第二类信息可以用于区分读操作或写操作， 将多组串口的操作位组合以表示寄存器的读写地址和写的数据。 0053 作为举例而非限制， 比如配置地址位为4位， 那么操作位也是4位。。

23、 地址位第一位为 0时代表寄存器测试模式， 所述地址位的第2-4位可以用于区分是读操作测试还是写操作测 试， 比如fpga可以编码约定地址位0000为寄存器读命令， 0001位寄存器写命令， 参见图3所 示。 0054 所述fpga对接收到的测试激励指令进行解析时， 首先可以根据所述地址位判断测 试类型是IO测试还是寄存器测试。 0055 如果为IO测试类型(测试模式)， 则进一步根据操作位判断对应的是上拉操作还是 下拉操作。 0056 判定为上拉操作的情况下， 可以通过fpga对待测芯片对应的IO管脚给高电平， 逻 辑判断为1。 判定为下拉操作的情况下， 可以通过fpga对待测芯片对应的IO。

24、给低电平， 逻辑 判断为0。 以此完成对芯片测试模式管脚的配置， 实现芯片测试模式的切换。 芯片测试模式 管脚配置完成后， 就可以通过测量芯片IO的信号达到测试的目的。 0057 如果为寄存器测试类型(测试模式)， 则需要接收多组串口数据， 并将多组串口数 据中的操作位组合获得组合操作位。 0058 首先， 可以根据地址位判断对应的是读操作还是写操作。 0059 判定为读操作时， 可以获取前述组合操作位中的读操作对应的寄存器地址， 然后 向待测芯片发送读操作指令以及需要读的地址。 所述待测芯片的测试响应信息被fpga采集 后， fpga将其转换为串口协议的数据后发送至PC端， 通过PC端的串口。

25、桌面输出。 0060 作为举例而非限制， 仍以地址位为4位为例， 比如读操作的地址一般是8bit(比特) 的16进制数组， 读的地址所需的长度是32bit长， 那么串口需要发送8串指令， 拼取8x4的地 说明书 4/6 页 6 CN 110058147 A 6 址位组成地址信息发送至待测芯片。 0061 作为举例， 比如发送地址0 xff00， 0000， 那么串口需要发送的8串指令依次是 00001111， 00001111， 00000000， 00000000， 00000000， 00000000， 00000000， 00000000。 第一 个00001111中前4bit地址位是0。

26、000， 表示是读指令， 操作位是1111， 说明地址第一位是f。 依 据上述方法， 依次解析后面的7个串口指令， 可以得出需要读的地址位0 xff00， 0000。 0062 待fpga接收到8个串口的读指令后， 给待测芯片发送读操作命令及需要读的地址。 待测芯片返回读到的数据， 该读到的数据在fpga内被解析为串口协议后发送给PC端。 0063 具体的， fpga可以将读到的数据打包通过串口协议发给PC端。 作为举例， 比如读到 的32bit16进制数据是f0f00101， fpga会发送4组串口命令， 分别是11110000， 11110000， 00000001， 00000001， 。

27、然后通过PC端上的串口桌面打印出f0f00101的字符， 代表读成功了。 0064 判定为写操作时， 可以获取前述组合操作位中的写操作对应的寄存器地址和写的 数据， 然后向待测芯片发送写操作指令、 需要写的地址和写的数据。 所述待测芯片的测试响 应信息被fpga采集后， fpga将其转换为串口协议的数据后发送至PC端， 通过PC端的串口桌 面输出。 0065 作为举例而非限制， 仍以地址位为4位为例， 写的地址所需的长度也是32bit， 写的 数据也是32bit长， 即一共要通过串口发送16串指令， 拼取16x4的地址位组成地址信息发送 至待测芯片。 0066 作为举例， 比如将地址0 xff。

28、00， 0000写入0 x0012， 0034， 那么串口需要发送的前8串 指令依次是00011111， 00011111， 00010000， 00010000， 00010000， 00010000， 00010000， 00010000。 第一个0001， 1111中前4bit地址位是0001， 表示是写指令， 操作位是1111， 说明地 址第一位是f。 依据上述方法， 依次解析后面7个串口指令， 可以得出需要读的地址位 0 xff00， 0000。 写数据也和写地址同样的格式， 比如写的数据为0 x0012， 0034， 那么串口需要 发送的后8串指令依次是0 x00010000， 0。

29、 x00010000， 0 x00010001， 0 x00010010， 0 x00010000， 0 x00010000， 0 x00010011， 0 x00010100， 上述8组串口数据组成写的数据0 x0012， 0034。 通过 fpga将上述写命令(包括写操作指令、 需要写的地址和写的数据)通过IO发给待测芯片， 待 测芯片返回写到的数据。 0067 本发明的另一实施例， 还提供了一种基于fpga的芯片测试方法。 所述测试方法是 利用前述的系统进行芯片测试。 0068 所述系统包括PC端和fpga。 所述PC端， 用以施加测试激励指令， 并通过串口工具将 测试激励指令发送至fp。

30、ga。 所述的测试激励， 可以包括对芯片IO的上下拉操作， 寄存器读写 操作。 0069 所述fpga， 用以接收串口工具发送的测试激励指令， 并对测试激励指令进行解析 后发送至待测芯片， 以及采集待测芯片的测试响应信息， 并将测试响应信息发送至PC端。 0070 所述fpga， 对测试激励指令进行解析时， 能够判断测试类型是IO测试还是寄存器 测试， 所述IO测试包括对芯片测试模式的配置和芯片IO上下拉的操作， 所述寄存器测试包 括对芯片寄存器的读写操作。 0071 所述方法具体可以包括步骤： 0072 加载测试配置。 加载测试配置的目的在于， 将fpga配置成特定的电路结构， 以方便 测试。

31、。 测试配置码可以为一串二进制编码， 其长度可达数千万至数亿位， 通过串行下载至 说明书 5/6 页 7 CN 110058147 A 7 fpga的配置位阵列中， 从而完成一次测试配置加载。 0073 施加测试激励。 通过PC端施加测试激励指令， 并将测试激励指令发送至fpga， fpga 接收串口工具发送的测试激励指令， 进行解析后发送至芯片。 0074 获取测试结果。 fpga采集芯片的测试响应信息， 并将测试响应信息发送至PC端输 出。 0075 其它技术特征参见在前实施例的描述， 在此不再赘述。 0076 需要说明的是， 本发明中， 系统或装置还可以包括通常在计算系统中找到的其它 组。

32、件， 诸如存储在存储器中并由处理器执行的操作系统、 队列管理器、 设备驱动程序、 数据 库驱动程序或一个或多个网络协议等， 属于现有技术， 在此不再赘述。 0077 在上面的描述中， 本发明的公开内容并不旨在将其自身限于这些方面。 而是， 在本 公开内容的目标保护范围内， 各组件可以以任意数目选择性地且操作性地进行合并。 另外， 像 “包括” 、“囊括” 以及 “具有” 的术语应当默认被解释为包括性的或开放性的， 而不是排他 性的或封闭性， 除非其被明确限定为相反的含义。 所有技术、 科技或其他方面的术语都符合 本领域技术人员所理解的含义， 除非其被限定为相反的含义。 在词典里找到的公共术语应 当在相关技术文档的背景下不被太理想化或太不实际地解释， 除非本公开内容明确将其限 定成那样。 本发明领域的普通技术人员根据上述揭示内容做的任何变更、 修饰， 均属于权利 要求书的保护范围。 说明书 6/6 页 8 CN 110058147 A 8 图1 图2 说明书附图 1/2 页 9 CN 110058147 A 9 图3 说明书附图 2/2 页 10 CN 110058147 A 10 。