基于LVDS的高速串行传输装置及其方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910068468.7 (22)申请日 2019.01.24 (71)申请人 广州彩熠灯光股份有限公司 地址 510540 广东省广州市白云区太和镇 民营科技园科兴路8号 (72)发明人 刘建华李远深 (51)Int.Cl. G06F 13/40(2006.01) G06F 13/42(2006.01) (54)发明名称 一种基于LVDS的高速串行传输装置及其方 法 (57)摘要 本发明一种基于LVDS的高速串行传输装置 及其方法， 涉及数据通信的技术领域， 包括发送 器和。

2、接收器， 所述发送器与接收器通信连接， 其 特征在于： 所述发送器用于负责处理数据的发 送， 所述接收器用于负责处理数据的接收； 所述 发送器和接收器可以使用同频而非同源的工作 时钟， 所述发送器设有至少一个， 所述接收器设 有至少一个。 本发明发送端通过使用固定数值帧 格式且使用填充数据的方法， 在接收端使用每次 都重新检测帧边界、 自动检测频偏快慢标志来控 制、 只接收有效数据丢弃填充数据的方法， 从而 有效的实现同频非同源系统之间的双向通信； 从 而达到电路结构简单、 成本低廉， 易于实现， 没有 缓冲电路， 数据传输时延小， 实时性高， 通信速率 高的效果。 权利要求书1页 说明书6页。

3、 附图3页 CN 111475447 A 2020.07.31 CN 111475447 A 1.一种基于LVDS的高速串行传输的装置， 包括发送器和接收器， 所述发送器与接收器 通信连接， 其特征在于： 所述发送器用于负责处理数据的发送， 所述接收器用于负责处理数 据的接收； 所述发送器和接收器可以使用同频而非同源的工作时钟， 所述发送器设有至少 一个， 所述接收器设有至少一个。 2.根据权利要求1所述的基于LVDS的高速串行传输的装置， 其特征在于： 所述发送器内 设有数据帧控制模块、 8B10B编码模块和并串转换模块， 所述数据帧控制模块与8B10B编码 模块和并串转换模块依次通信连接，。

4、 所述数据帧控制模块内设有填充数据。 3.根据权利要求2所述的基于LVDS的高速串行传输的装置， 其特征在于： 所述填充数据 为数据帧控制模块的数据帧的最后N个数据。 4.根据权利要求3所述的基于LVDS的高速串行传输的装置， 其特征在于： 所述接收器设 有串并转换与帧头码检测模块、 并行数据接收控制模块和8B10B解码模块； 所述串并转换与 帧头码检测模块依次与并行数据接收控制模块和8B10B解码模块通信连接。 5.根据权利要求4所述的基于LVDS的高速串行传输的装置， 其特征在于： 所述串并转换 与帧头码检测模块内设有三个串并转换单元。 6.一种基于LVDS的高速串行传输的数据发送方法， 。

5、其特征在于： 所述方法包括以下步 骤 S1.发送器将并行数据打包成约定数据格式； S2.发送器将并行数据转化为串行数据并发送； S3.接收器收到串行数据后将数据由串行数据转化为并行数据； S4.接收器对并行数据进行判断是否接收完所有有效数据； 如接收完毕进行下一步， 如 未接收完毕， 继续步骤S3； S5.接收器接收完有效数据后将有效数据进行解码得到原始数据。 7.根据权利要求6所述的基于LVDS的高速串行传输的数据发送方法， 其特征在于： 所述 并行数据包括有效数据和填充数据。 8.根据权利要求6-7任一所述的基于LVDS的高速串行传输的数据发送方法， 所述步骤 S3中收到串行数据后将数据由。

6、串行数据转化为并行数据包括以下步骤： 对并行数据进行检 测， 判断是否检测到帧头码； 将检测到的帧头码进行帧边界的锁定； 判断出第1快锁定和第2快锁定的串并检测通道； 输出最准确的并行通道数据。 9.根据权利要求8所述的基于LVDS的高速串行传输的数据接收方法， 其特征在于： 所述 串并转换与帧头码检测模块的工作时钟频率是数据传输速率的三倍， 所述工作时钟频率以 每3个时钟周期为一个数据接收采样周期， 所述数据接收采样周期内的三个时钟周期分别 与三个串并转换单元一一对应。 10.根据权利要求9所述的基于LVDS的高速串行传输的数据接收方法， 其特征在于： 在 进行帧边界锁定的同时进行频率快慢的。

7、检测。 权利要求书 1/1 页 2 CN 111475447 A 2 一种基于LVDS的高速串行传输装置及其方法 技术领域 0001 本发明涉及数据通信的技术领域， 特别是涉及一种基于LVDS的高速串行传输装置 及其方法。 背景技术 0002 随着技术的发展， 同一块单元板内的不同芯片之间或不同电路板之间的数据通信 速率要求越来越大； 因此需要相应的高速传输方法来解决工程技术难题。 目前不同芯片之 间或不同电路板之间常用的标准高速通信协议主要有USB、 网口、 SATA、 PCIE或其他一些基 于SERDES器件的特定传输协议， 这些传输协议或标准都存在需要复杂的CDR时钟恢复单元 或需要配套。

8、复杂的应用软件的支撑； 即存在需要复杂的硬件电路支撑或复杂的应用软件支 撑， 因此使用成本相对较高。 0003 除此之外， 社会上亦有一些机构发明的一些专利技术， 它们大多使用如下现技术： 1、 基于SERDES技术的二次开发应用， 特点速度高成本高； 2、 基于差分LDVS的自定义串行传 输技术。 其中基于差分LDVS的自定义串行传输技术大概亦有如下的几种技术特点： 使用多 对LVDS差分引脚分别传输数据和随路时钟； 只使用一对或多对LVDS差分引脚来传输数据而 没有传输随路时钟， 在数据接收时使用自制的CDR时钟恢复或跟随电路、 或通过使用FIFO等 类似的复杂缓冲电路来实现数据恢复， 进。

9、而完成数据接收通信。 0004 以上现有技术需要复杂的专用电路(芯片)、 或需要较多外部连接线、 或需要自制 的CDR时钟恢复、 或存在需要控制复杂缓冲电路来实现的数据恢复， 或高昂的使用成本等缺 点。 0005 因此， 需要一种结构简单、 使用方便、 成本低廉、 实时性高、 可靠性高、 低传输时延 的基于LVDS的高速串行传输方法及其装置。 发明内容 0006 为实现上述目的， 本发明采用如下技术方案： 一种基于LVDS的高速串行传输的装 置， 包括发送器和接收器， 所述发送器与发送器通信连接， 其特征在于： 所述发送器用于负 责处理数据的发送， 所述接收器用于负责处理数据的接收； 所述发送。

10、器和接收器可以使用 同频而非同源的工作时钟， 所述发送器设有至少一个， 所述接收器设有至少一个； 0007 进一步的， 所述发送器内设有数据帧控制模块、 8B10B编码模块和并串转换模块， 所述数据帧控制模块依次与8B10B编码模块和并串转换模块通信连接， 所述数据帧控制模 块内设有填充数据； 0008 进一步的， 所述约定数据格式包括帧头码、 数据和若干填充数据。 0009 进一步的， 所述接收器设有串并转换与帧头码检测模块、 并行数据接收控制模块 和8B10B解码模块； 所述串并转换与帧头码检测模块依次与并行数据接收控制模块和8B10B 解码模块通信连接； 0010 进一步的， 所述串并转。

11、换与帧头码检测模块设有三个串并转换单元； 说明书 1/6 页 3 CN 111475447 A 3 0011 进一步的， 一种基于LVDS的高速串行传输的数据发送方法， 包括基于LVDS 的高速 串行传输的装置， 所述方法包括： 0012 S1.发送器将并行数据打包成约定数据格式； 0013 S2.发送器将并行数据转化为串行数据， 然后逐位送出去； 0014 S3.接收器收到串行数据后将数据由串行数据转化为并行数据； 0015 S4.接收器对并行数据进行判断是否接收完所有有效数据； 如接收完毕进行下一 步， 如未接收完毕， 继续步骤S3； 0016 S5.接收器将有效数据进行解码得到原始数据。。

12、 0017 进一步的， 所述约定数据格式包括有效数据和填充数据； 0018 进一步的， 所述步骤S3中收到串行数据后将数据由串行数据转化为并行数据包括 以下步骤： 对并行数据进行检测， 判断是否检测到帧头码； 0019 将检测到的帧头码进行帧边界的锁定； 0020 判断出第1快锁定和第2快锁定的串并检测通道； 0021 输出最准确的并行通道数据； 0022 并行数据接收控制模块将填充数据丢掉。 0023 进一步的， 所述串并转换与帧头码检测模块的工作时钟频率是数据传输速率的三 倍， 所述工作时钟频率以每3个时钟周期为一个数据接收采样周期， 所述数据接收采样周期 内的三个时钟周期分别与三个串并转。

13、换单元一一对应； 0024 进一步的， 在进行帧边界锁定的同时进行频率快慢的检测。 0025 本发明的工作原理为： 发送端通过使用固定数值帧格式且使用填充数据的方法， 在接收端使用每次都重新检测帧边界、 自动检测频偏快慢标志来控制、 只接收有效数据丢 弃填充数据的方法， 从而有效的实现同频非同源系统之间的双向通信； 而且所有模块都可 以通过改变时钟频率的方法来实现不同传输速率的应用要求。 0026 本发明的有益效果为： 1、 通过改变时钟频率就可以改变数据的传输速率， 可以满 足各种不同的数据传输速率要求； 2、 可以实现同频非同源系统之间的双向通信， 能自动智 能的处理收发双方的频率偏差； 。

14、3、 能自动检测接收工作时钟比发送工作时钟快或慢， 从而 更准确的控制数据的接收， 保证数据传输的准确性； 4、 每帧都重新释放、 重新检测帧头码， 重新选择和接收最准确的那一路串并转换通道数据， 保证长期工作的稳定性； 5、 利用帧头 码检测锁定的起始时间， 更准确更安全的实现低频时钟对高频数据的接收； 6、 电路结构简 单， 没有复杂的CDR时钟恢复等模拟电路， 只有简单的数据逻辑电路； 7、 没有缓冲电路， 数据 传输时延小， 实时性高； 8、 通信速率高， 成本低， 而且可以显著减少芯片间或电路板间的连 接线。 附图说明 0027 附图对本发明作进一步说明， 但附图中的实施例不构成对本。

15、发明的任何限制。 0028 图1为本发明输送方法的流程图； 0029 图2为本发明中定义的数据帧格式； 0030 图3为本发明的数据发送模块结构示意图； 0031 图4为本发明的数据接收模块结构示意图； 说明书 2/6 页 4 CN 111475447 A 4 0032 图5为本发明的串并转换接收实现示意图； 0033 图6为本发明的数据接收实现流程图 具体实施方式 0034 下面将结合附图对本发明作进一步的描述， 其中， 以图1的方向为准。 0035 本发明一实施例提供的一种基于LVDS的高速串行传输装置及其方法， 所述装置包 括发送器和接收器， 所述发送器与接收器通信连接， 发送器的作用是。

16、负责处理数据的发送， 接收器的作用是负责处理数据的接收； 本装置支持单工或双工通信方式； 单工通信时， 设有 一发送器和一接收器； 全双工通信模式时， 设有两个发送器和两个接收器， 其中一个发送器 和一个接收器设置在一边， 另一个发送器和接收器设置在另一边， 两边的发送器和接收器 的连接方式是一边的发送器与另一边的接收器连接， 另一边的发送器连接到对方的接收 器； 现举例说明： 在所述装置的左边和右边均设有一个发送器和接收器， 左边的发送器与右 边的接收器连接， 左边的接收器与右边的发送器连接， 左边的发送器将其数据发送给右边 的接收器， 而右边的发送器将数据发给对方的接收器。 所述发送器和接。

17、收器可以使用同频 而非同源的工作时钟， 同频而非同源即允许数据的发送端和接收端存在有频偏。 0036 如图3所示， 所述发送器内设有数据帧控制模块、 8B10B编码模块和并串转换模块， 所述数据帧控制模块与8B10B编码模块和并串转换模块依次连接； 数据帧控制模块201将输 入的并行数据打包成约定数据格式， 本实施例优选为数据帧格式， 如图1所示的数据帧格 式， 此数据帧格式的数据长度为M， 数据帧的最后N个数据为填充数据(所述填充数据即在发 送端的数据帧最后插入若干个数据， 而后被接收端丢掉的无效数据)， 且数据帧的第1个数 据为帧头码， 数据帧内的每个数据的位宽都固定为8bit， 帧头码固。

18、定是8B10B编码中的 K28.5， 帧数据长度M的值大于32， 填充数据N的值为大于1的正整数， 填充数据的作用是为了 处理收发双方的频偏， 频偏处理即是通过在发送端插入填充数据而接收端直接丢弃填充数 据的方法来实现发送有效数据与接收有效数据的一致性， 完成正常的收发数据通信， 填充 数据是非K码的任意数据。 0037 数据帧控制模块201以10个时钟周期为单位将打包好的数据帧内的数据逐一发送 到下一级模块处理(即8B10B编码模块)， 8B10B编码模块202将8B10B 编码模块输入的8bit 数据做8B10B编码转换为10bit数据， 然后再输出到下一级处理(即并串转换模块)， 并串转。

19、 换模块203将编码后的10bit数据转换为1bit 的比特流数据并发送到接收器， 从而完成整 个发送处理过程。 0038 如图4所示， 所述接收器设有串并转换与帧头码检测模块301、 并行数据接收控制 模块302和8B10B解码模块303； 所述串并转换与帧头码检测模块依次与并行数据接收控制 模块和8B10B解码模块通信连接。 0039 如图5所示， 串并转换与帧头码检测模块301作用是实现数据串并转换、 数据接收， 其设有串并转换单元和帧头码检测单元， 其中串并转换单元设有三个； 串并转换和帧头码 检测模块301以每3个时钟周期为一个数据接收采样周期， 分别控制3个通道的串并转换单 元的数。

20、据接收， 数据接收方式是将一个数据接收采样周期内的3个时钟周期标记为时钟周 期0、 时钟周期1、 时钟周期2， 再分别用这3个时钟周期中的一个去控制对应的一个通道的串 并转换单元。 说明书 3/6 页 5 CN 111475447 A 5 0040 串并转换与帧头码检测模块301的帧头码检测单元实时检测各个通道是否检测到 帧边界(是否检测到K28.5字符)， 如检测到帧边界则将帧边界锁定信号输出高电平， 此过程 对应图6所示的步骤502和步骤503， 上述帧边界锁定后串并转换和帧头码检测模块301再通 过检测各通道串并转换单元锁定的先后顺序， 判断出哪个是第1快锁定接收通道、 哪个是第 2快锁。

21、定接收通道； 即实现图5 中的步骤505； 从图5可知， 由于高速接收采样时钟是传输速 率的3倍， 因此理论上每一帧数据都至少有两个通道串并转换单元可以正确的检测到帧边 界及其所有数据。 0041 帧边界锁定后串并转换和帧头码检测模块301再结合接收时钟的频偏快慢标志、 第1快锁定接收通道和第2快锁定接收通道来选择最准确接收通道数据输出； 即接收时钟比 发送时钟慢输出的接收数据是第1快锁定接收通道接收的数据， 否则是第2快锁定接收通道 接收的数据； 此过程对应图6中的步骤506。 0042 并行数据接收控制模块302， 根据帧边界锁定标志的状态来启动两个计数器， 1个 计算本地频率接收的10b。

22、it并行数据总数Lrx， 另1个计算发送端每帧发送的10bit并行数据 的个数， 并最后计算出连续4096帧发送端总共发送的10bit并行数据个数Ltx； 如果4096帧 后LrxLtx则表示接收端的工作时钟频率比发送端的工作时钟频率稍慢(频偏快慢标志为 0)， 否则就是相反(频偏快慢标志为 1)； 这个频偏快慢标志会输出到串并转换和帧头码检 测模块301中使用； 此过程对应图6中的步骤504。 0043 并行数据接收控制模块302根据帧边界锁定标志的状态得出每一帧的起始时间， 再由这个帧起始时间计算出帧格式内的每个数据的传输起始时间， 因为每个10bit并行数 据都会保持10个时钟周期， 所。

23、有可以根据每一个数据的传输起始时间准确安全的在每个数 据的中间去采样接收上一级(模块301)输出的高频并行数据， 完成数据准确接收并输出到 下一级的8B10B解码模块； 此过程对应图6中的步骤507。 0044 接收所有有效数据后， 并行数据接收控制模块302对其数据进行判定， 判断是否已 接收完有效数据， 即是否检测到填充数据， 若检测到填充数据， 即证明有效数据已接收完 毕， 而后并行数据接收控制模块302对其发送过来的填充数据不接受(即丢弃填充数据， 丢 弃填充数据即将对方选择发送， 而并行数据接收控制模块302选择不接收填充数据)， 并行 数据接收控制模块302判定有效数据已接收完毕后。

24、输出控制信号去复位串并转换和帧头码 检测模块301的帧边界锁定信号， 重新开始下一帧的边界检测以实现频偏的处理； 此过程对 应图5中的步骤508。 0045 8B10B解码模块303， 对并行数据接收控制模块302传输过来的10bit并行数据做 8B10B解码后得到原始数据， 从而完成一个单工数据传输通信过程， 而两个方向相反的单工 数据传输通信即可以组成一个全双工的通信系统。 0046 一种基于LVDS的高速串行传输的数据传输方法， 包括以下步骤： 0047 S1.发送器将并行数据打包成约定数据格式； 0048 S2.发送器将并行数据转化为串行数据并发送； 0049 S3.接收器收到串行数据。

25、后将数据由串行数据转化为并行数据； 0050 S4.接收器对并行数据进行判断是否接收完有效数据； 如接收完毕进行下一步， 如 未接收完毕， 继续步骤S3； 0051 S5.接收器将有效数据进行解码得到原始数据。 说明书 4/6 页 6 CN 111475447 A 6 0052 所述步骤S1包括数据帧控制模块将并行数据打包成数据帧格式并发送到 8B10B 编码模块， 即数据帧控制模块201以10个时钟周期为单位将并行数据打包成数据帧格式逐 一发送到下一级模块处理(即8B10B编码模块)， 所述并行数据包括有效数据和填充数据， 进 一步说明， 所述有效数据即对方需要的数据， 填充数据是用于处理收。

26、发双方的频率偏差的 (防止在接收端出现将上一帧的有效数据与下一帧的有效数据出现混乱)， 从而插入若干个 与有效数据无关的填充数据， 举例说明， 若有效数据为09， 则填充数据为1013， 防止上 一个有效数据09与下一个有效数据09混乱， 在两个有效数据之间插入一些填充数据。 0053 所述步骤S2.发送器将并行数据转化为串行数据并发送包括8B10B编码模块将数 据帧控制模块发送过来的数据进行编码转换后发送到并串转换模块； 而后并串转换模块将 8B10B编码模块发送过来的数据转换为比特流数据后发送到的接收器； 即8B10B编码模块 202将8B10B编码模块输入的8bit数据做8B10B 编码。

27、转换为10bit数据， 然后再输出到下一 级处理(即并串转换模块)， 并串转换模块203将编码后的10bit数据转换为1bit的比特流数 据并发送到接收器， 从而完成整个发送处理过程。 0054 所述步骤S3.接收器收到串行数据后将数据由串行数据转化为并行数据： 包括对 发送端发送过来的数据进行检测； 串并转换与帧头码检测模块将各通道数据进行串并转 换； 判断是否检测到帧头码， 判断出第1快锁定和第2快锁定的串并检测通道； 输出最准确的 并行通道数据。 即将检测到的帧头码进行帧边界的锁定； 串并转换与帧头码检测模块301的 帧头码检测单元实时检测各个通道是否检测到帧边界(是否检测到K28.5字。

28、符)， 如检测到 帧边界则将帧边界锁定信号输出高电平， 此过程对应图6所示的步骤502和步骤503， 上述帧 边界锁定后串并转换和帧头码检测模块301再通过检测各通道串并转换单元锁定的先后顺 序， 判断出哪个是第1快锁定接收通道、 哪个是第2快锁定接收通道； 即实现图6中的步骤 505； 从图4可知， 由于高速接收采样时钟是传输速率的3倍， 因此理论上每一帧数据都至少 有两个通道串并转换单元可以正确的检测到帧边界及其所有数据。 0055 进一步说明的是在进行帧边界锁定的同时进行频率快慢的检测， 即并行数据接收 控制模块302， 根据帧边界锁定标志的状态来启动两个计数器， 1个计算本地频率接收的。

29、 10bit并行数据总数Lrx， 另1个计算发送端每帧发送的10bit 并行数据的个数， 并最后计算 出连续4096帧发送端总共发送的10bit并行数据个数Ltx； 如果4096帧后LrxLtx则表示接 收端的工作时钟频率比发送端的工作时钟频率稍慢(频偏快慢标志为0)， 否则相反(频偏快 慢标志为1)。 0056 所述步骤S4.接收器对并行数据进行判断是否接收完有效数据包括： 并行数据接 收控制模块进行低频时钟接收高频数据； 而后判断是否接收完每帧内的有效数据,具体的， 若检测到填充数据， 即证明有效数据已接收完毕， 而后并行数据接收控制模块302对其发送 过来的填充数据不接受(即丢弃填充数据。

30、， 丢弃填充数据即将对方选择发送， 而并行数据接 收控制模块302选择不接收填充数据)。 并行数据接收控制模块302接收完所有有效数据后 输出控制信号去复位串并转换和帧头码检测模块301的帧边界锁定信号， 重新开始下一帧 的边界检测以实现频偏的处理； 此过程对应图5中的步骤508。 0057 所述步骤S5.接收器将有效数据进行解码得到原始数据。 0058 以上所述实施例的各技术特征可以进行任意的组合， 为使描述简洁， 未对上述实 施例中的各个技术特征所有可能的组合都进行描述， 然而， 只要这些技术特征的组合不存 说明书 5/6 页 7 CN 111475447 A 7 在矛盾， 都应当认为是本。

31、说明书记载的范围。 0059 以上所述实施例仅表达了本发明的几种实施方式， 其描述较为具体和详细， 但并 不能因此而理解为对发明专利范围的限制。 应当指出的是， 对于本领域的普通技术人员来 说， 在不脱离本发明构思的前提下， 还可以做出若干变形和改进， 这些都属于本发明的保护 范围。 因此， 本发明专利的保护范围应以所附权利要求为准。 说明书 6/6 页 8 CN 111475447 A 8 图1 图2 图3 说明书附图 1/3 页 9 CN 111475447 A 9 图4 图5 说明书附图 2/3 页 10 CN 111475447 A 10 图6 说明书附图 3/3 页 11 CN 111475447 A 11 。