半导体装置.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910624557.5 (22)申请日 2019.07.11 (30)优先权数据 2019-026009 2019.02.15 JP (71)申请人 株式会社东芝 地址 日本东京都 申请人 东芝电子元件及存储装置株式会社 (72)发明人 崔秀明 (74)专利代理机构 永新专利商标代理有限公司 72002 代理人 牛玉婷 (51)Int.Cl. H01L 29/861(2006.01) H01L 29/87(2006.01) H01L 29/06(2006.01) (54)发。

2、明名称 半导体装置 (57)摘要 实施方式提供具有两个值的保持电压的半 导体装置。 实施方式的半导体装置具备： 具有第 一面与第二面的半导体层， 该半导体层具有第一 导电型的第一半导体区域、 设于第一半导体区域 与第一面之间的第二导电型的第二半导体区域、 设于第二半导体区域与第一面之间且第一导电 型杂质浓度比第一半导体区域低的第一导电型 的第三半导体区域、 设于第三半导体区域与第一 面之间且第二导电型杂质浓度比第二半导体区 域高的第二导电型的第四半导体区域； 第一电 极， 设于半导体层的第一面侧， 与第三半导体区 域以及第四半导体区域电连接； 以及第二电极， 设于半导体层的第二面侧， 与第一半。

3、导体区域电 连接， 不与第二半导体区域电连接。 权利要求书2页 说明书9页 附图6页 CN 111584642 A 2020.08.25 CN 111584642 A 1.一种半导体装置， 其中， 具备： 具有第一面和第二面的半导体层， 该半导体层具有： 第一导电型的第一半导体区域； 第 二导电型的第二半导体区域， 设于所述第一半导体区域与所述第一面之间； 第一导电型的 第三半导体区域， 设于所述第二半导体区域与所述第一面之间， 且相比于所述第一半导体 区域， 第一导电型杂质浓度更低； 以及第二导电型的第四半导体区域， 设于所述第三半导体 区域与所述第一面之间， 且相比于所述第二半导体区域， 。

4、第二导电型杂质浓度更高； 第一电极， 设于所述半导体层的所述第一面侧， 与所述第三半导体区域以及所述第四 半导体区域电连接； 以及 第二电极， 设于所述半导体层的所述第二面侧， 与所述第一半导体区域电连接， 不与所 述第二半导体区域电连接。 2.如权利要求1所述的半导体装置， 其中， 所述半导体层具有第二导电型的第五半导体区域， 所述第五半导体区域设于所述第一半导体区域与所述第二半导体区域之间， 且相比于 所述第二半导体区域， 第二导电型杂质浓度更高。 3.如权利要求2所述的半导体装置， 其中， 所述第五半导体区域的与所述第一面垂直的方向的厚度比所述第二半导体区域的所 述方向的厚度薄。 4.如。

5、权利要求2所述的半导体装置， 其中， 所述第五半导体区域的第二导电型杂质浓度为11016cm3以上且51018cm3以下。 5.如权利要求2所述的半导体装置， 其中， 所述半导体层具有位于所述第一面与所述第二面之间的端面， 所述第二半导体区域与所述端面相接， 所述第二半导体区域在所述端面与所述第三半 导体区域之间相接于所述第一面， 所述第五半导体区域与所述端面分离。 6.如权利要求5所述的半导体装置， 其中， 在所述端面与所述第五半导体区域之间设有所述第二半导体区域。 7.如权利要求2所述的半导体装置， 其中， 所述半导体层具有位于所述第一面与所述第二面之间的端面， 所述第二半导体区域在所述端。

6、面与所述第三半导体区域之间相接于所述第一面， 所述半导体层具有： 第二导电型的第六半导体区域， 设于所述端面与所述第二半导体 区域之间， 与所述第一面以及所述第五半导体区域相接； 以及第一导电型的第七半导体区 域， 设于所述端面与所述第六半导体区域之间， 与所述第一面以及所述第一半导体区域相 接。 8.如权利要求2所述的半导体装置， 其中， 所述半导体层具有位于所述第一面与所述第二面之间的端面， 所述第二半导体区域在所述端面与所述第三半导体区域之间相接于所述第一面， 所述半导体层具有设于所述端面与所述第五半导体区域之间的绝缘体。 9.如权利要求1至8中任一项所述的半导体装置， 其中， 所述半导。

7、体层具有第一导电型的第八半导体区域， 权利要求书 1/2 页 2 CN 111584642 A 2 所述第八半导体区域设于所述第三半导体区域与所述第一面之间， 相比于所述第三半 导体区域， 第一导电型杂质浓度更高， 且该第八半导体区域电连接于所述第一电极。 权利要求书 2/2 页 3 CN 111584642 A 3 半导体装置 0001 相关申请 0002 本申请享受以日本专利申请201926009号(申请日： 2019年2月15日)为基础申请 的优先权。 本申请通过参照该基础申请而包含基础申请的全部内容。 技术领域 0003 本发明的实施方式涉及一种半导体装置。 背景技术 0004 Ele。

8、ctrostatic Discharge(静电放电， ESD)是在人体与电子设备等两个物体接触 时瞬间流过电流的现象。 为了保护电子器件免受ESD侵入电子设备内而产生的浪涌电流， 使 用了ESD保护二极管。 0005 ESD保护二极管例如连接在从电子设备的输入输出端子连接到保护对象器件的信 号线与地之间。 在ESD从输入输出端子施加到信号线的情况下， 浪涌电流的大部分经由ESD 保护二极管流到地， 浪涌电流的一部分作为残留电流流到保护对象器件。 0006 随着保护对象器件的细微化的发展， 要求进一步减少流经保护对象器件的残留电 流。 为了减少残留电流， 需要减少ESD保护二极管的钳位电压以及动。

9、态电阻。 钳位电压是浪 涌电流流过ESD保护二极管时在ESD保护二极管的两端子间产生的电压。 动态电阻是浪涌电 流流过ESD保护二极管时的ESD保护二极管的两端子之间的电阻。 0007 为了减少钳位电压， 作为ESD保护二极管， 使用示出负阻(snapback)特性的晶闸管 构造或者晶体管构造。 特别是， 具有晶闸管构造的ESD保护二极管由于进行负阻动作时的保 持电压较低， 因此能够大幅减少钳位电压。 保持电压是进行负阻动作时的最低电压。 0008 但是， 例如在对具有如HDMI(注册商标)端子那样能够驱动电流的输入输出端子的 器件进行保护的情况下， 若保持电压过低， 则担心ESD保护二极管进。

10、行闩锁动作。 即， 若保持 电压比信号线的信号电平低， 则在ESD从输入输出端子的侵入停止且信号线的电压返回信 号电平时， 担心ESD保护二极管进行闩锁动作。 因此， 例如根据输入输出端子的种类而要求 具有不同的保持电压的不同种类的ESD保护二极管。 发明内容 0009 本发明提供具有两个值的保持电压的半导体装置。 0010 本发明的一方式的半导体装置具备： 具有第一面与第二面的半导体层， 该半导体 层具有： 第一导电型的第一半导体区域； 第二导电型的第二半导体区域， 设于所述第一半导 体区域与所述第一面之间； 第一导电型的第三半导体区域， 设于所述第二半导体区域与所 述第一面之间， 且相比于。

11、所述第一半导体区域， 第一导电型杂质浓度更低； 以及第二导电型 的第四半导体区域， 设于所述第三半导体区域与所述第一面之间， 且相比于所述第二半导 体区域， 第二导电型杂质浓度更高； 第一电极， 设于所述半导体层的所述第一面侧， 与所述 第三半导体区域以及所述第四半导体区域电连接； 以及第二电极， 设于所述半导体层的所 说明书 1/9 页 4 CN 111584642 A 4 述第二面侧， 与所述第一半导体区域电连接， 不与所述第二半导体区域电连接。 附图说明 0011 图1是第一实施方式的半导体装置的示意剖面图。 0012 图2是第一实施方式的半导体装置的作用以及效果的说明图。 0013 图。

12、3是第一实施方式的半导体装置的作用以及效果的说明图。 0014 图4是第二实施方式的半导体装置的示意剖面图。 0015 图5是第三实施方式的半导体装置的示意剖面图。 0016 图6是第四实施方式的半导体装置的示意剖面图。 具体实施方式 0017 在本说明书中， 有时对于相同或者类似的部件标注相同的附图标记并省略重复的 说明。 0018 另外， 在以下的说明中， 有使用n+、 n、 n以及p+、 p、 p的表述的情况。 该表述表示各 导电型中的杂质浓度的相对高低。 即， n+表示与n相比n型杂质浓度相对较高， n表示与n相 比n型杂质浓度相对较低。 另外， p+表示与p相比p型的杂质浓度相对较高。

13、， p表示与p相比p 型杂质浓度相对较低。 另外， 也有将n+型、 n型简单记载为n型、 将p+型、 p型简单记载为p型 的情况。 0019 另外， 在以下的说明中， 所谓 “电极电连接于半导体区域” 是指， 在电极与半导体区 域之间未设有成为电流的势垒的绝缘层或者pn结。 另外， 所谓 “电极未电连接于半导体区 域” 是指， 在电极与半导体区域之间设有成为电流的势垒的绝缘层或者pn结。 0020 杂质浓度例如能够通过SIMS(Secondary Ion Mass Spectrometry， 二次离子质 谱)来测定。 另外， 杂质浓度的相对的高低例如也能够根据通过SCM(Scanning Ca。

14、pacitance Microscopy， 扫描式电容显微镜)求出的载流子浓度的高低来判断。 另外， 杂质区域的深度、 厚度等距离例如能够通过SIMS求出。 另外， 杂质区域的深度、 厚度、 宽度、 间隔等距离例如能 够根据SCM像、 或者SCM像与AFM(Atomic Force Microscope， 原子力显微镜)像的合成图像 来求出。 0021 (第一实施方式) 0022 第一实施方式的半导体装置具备： 具有第一面与第二面的半导体层， 该半导体层 具有： 第一导电型的第一半导体区域、 设于第一半导体区域与第一面之间的第二导电型的 第二半导体区域、 设于第二半导体区域与第一面之间且第一导。

15、电型杂质浓度比第一半导体 区域低的第一导电型的第三半导体区域、 设于第三半导体区域与第一面之间且第二导电型 杂质浓度比第二半导体区域高的第二导电型的第四半导体区域； 第一电极， 设于半导体层 的第一面侧， 与第三半导体区域以及第四半导体区域电连接； 以及第二电极， 设于半导体层 的第二面侧， 与第一半导体区域电连接， 不与第二半导体区域电连接。 0023 图1是第一实施方式的半导体装置的示意剖面图。 0024 第一实施方式的半导体装置是ESD保护二极管100。 ESD保护二极管100是能够在两 个电极之间使电流双向流动的ESD保护二极管。 0025 以下， 以第一导电型为n型、 第二导电型为p。

16、型的情况为例进行说明。 说明书 2/9 页 5 CN 111584642 A 5 0026 ESD保护二极管100具备半导体层10、 阴极电极12(第一电极)、 阳极电极14(第二电 极)、 保护绝缘层18。 0027 半导体层10具有第一面(图1中的P1)和第二面(图1中的P2)。 第一面P1是半导体层 10的表面， 第二面P2是半导体层10的背面。 0028 另外， 半导体层10具有端面S。 端面S位于第一面P1与第二面P2之间。 0029 半导体层10具有n+型的基板区域20(第一半导体区域)、 p型的阳极区域22(第二 半导体区域)、 n型的阴极区域24(第三半导体区域)、 p+型的第。

17、一接触区域26(第四半导体区 域)、 n+型的第二接触区域28(第八半导体区域)、 p型的第一势垒区域30(第五半导体区域)。 0030 半导体层10例如是硅(Si)的单结晶。 第一面P1例如是硅的(001)面。 半导体层10的 厚度例如是80 m以上且200 m以下。 0031 n+型的基板区域20是包含n型杂质的杂质区域。 基板区域20与第二面P2相接地设 置。 0032 基板区域20作为n型杂质例如包含磷(P)、 砷(As)、 或者锑(Sb)。 基板区域20的n型 杂质浓度例如为51019cm3以上且51021cm3以下。 0033 基板区域20的从第一面P1朝向第二面P2的方向的厚度例。

18、如为50 m以上且150 m以 下。 0034 p型的阳极区域22设于基板区域20与第一面P1之间。 阳极区域22的一部分与第一 面P1相接。 0035 阳极区域22例如包含硼(B)作为p型杂质。 阳极区域22的p型杂质浓度例如为5 1012cm3以上且11014cm3以下。 0036 阳极区域22的从第一面P1朝向第二面P2的方向的厚度例如为3 m以上且20 m以 下。 0037 阳极区域22例如是通过外延生长法在基板区域20之上形成的外延层。 0038 n型的阴极区域24设于阳极区域22与第一面P1之间。 阴极区域24的一部分与第一 面P1相接。 0039 阴极区域24例如包含磷(P)或者。

19、砷(As)作为n型杂质。 阴极区域24的n型杂质浓度 比基板区域20的n型杂质浓度低。 阴极区域24的n型杂质浓度例如为51015cm3以上且1 1019cm3以下。 0040 阴极区域24的与第一面P1垂直的方向的厚度例如为0.5 m以上且2 m以下。 换言 之， 阴极区域24的距第一面P1的深度例如为0.5 m以上且2 m以下。 0041 阴极区域24例如通过对半导体层10离子注入n型杂质之后将n型杂质热扩散而形 成。 0042 p+型的第一接触区域26设于阴极区域24与第一面P1之间。 第一接触区域26的一部 分与第一面P1相接。 0043 第一接触区域26例如包含硼(B)作为p型杂质。。

20、 第一接触区域26的p型杂质浓度比 阳极区域22的p型杂质浓度高。 第一接触区域26的p型杂质浓度例如为51019cm3以上且5 1021cm3以下。 0044 第一接触区域26的与第一面P1垂直的方向的厚度例如为0.1 m以上且0.5 m以下。 换言之， 第一接触区域26的距第一面P1的深度例如为0.1 m以上且0.5 m以下。 说明书 3/9 页 6 CN 111584642 A 6 0045 第一接触区域26例如通过对半导体层10离子注入p型杂质之后利用热处理使p型 杂质活性化而形成。 0046 n+型的第二接触区域28设于阴极区域24与第一面P1之间。 第二接触区域28的一部 分与第一。

21、面P1相接。 0047 第二接触区域28例如包含磷(P)或者砷(As)作为n型杂质。 第二接触区域28的n型 杂质浓度比阴极区域24的n型杂质浓度高。 第二接触区域28的n型杂质浓度例如为5 1019cm3以上且51021cm3以下。 0048 第二接触区域28的与第一面P1垂直的方向的厚度例如为0.1 m以上且0.5 m以下。 换言之， 第二接触区域28的距第一面P1的深度例如为0.1 m以上且0.5 m以下。 0049 第二接触区域28例如通过对半导体层10离子注入n型杂质之后利用热处理使n型 杂质活性化而形成。 0050 p型的第一势垒区域30设于基板区域20与阳极区域22之间。 第一势。

22、垒区域30与基 板区域20相接。 第一势垒区域30与p型的阳极区域22相接。 0051 第一势垒区域30例如包含硼(B)作为p型杂质。 第一势垒区域30的p型杂质浓度比 阳极区域22的p型杂质浓度高。 第一势垒区域30的p型杂质浓度例如为11016cm3以上且5 1018cm3以下。 0052 第一势垒区域30的与第一面P1垂直的方向的厚度比阳极区域22的与第一面P1垂 直的方向的厚度薄。 0053 第一势垒区域30例如在通过在基板区域20之上利用外延生长形成阳极区域22之 前、 在基板区域20的表面选择性地离子注入p型杂质而形成。 在外延生长时， p型杂质扩散到 阳极区域22中， 从而形成第。

23、一势垒区域30。 0054 阳极区域22与半导体层10的端面S相接。 阳极区域22在端面S与阴极区域24之间和 第一面P1相接。 0055 第一势垒区域30与端面S分离。 在端面S与第一势垒区域30之间设置有阳极区域 22。 0056 保护绝缘层18设于半导体层10的第一面P1之上。 保护绝缘层18例如包含氧化硅。 0057 阴极电极12设于半导体层10的第一面P1侧。 阴极电极12设于半导体层10的第一面 P1之上。 0058 阴极电极12电连接于阴极区域24、 第一接触区域26、 以及第二接触区域28。 阴极电 极12与第一接触区域26、 以及第二接触区域28相接。 0059 阴极电极12。

24、例如是金属。 阴极电极12例如包含铝或者铝合金。 在阴极电极12的与 半导体层10相接的部分例如设置有未图示的阻挡金属层。 阻挡金属层例如包含钛、 氮化钛 或者氮化钨。 0060 阳极电极14设于半导体层10的第二面P2侧。 阳极电极14与半导体层10的第二面P2 相接。 0061 阳极电极14电连接于基板区域20。 阳极电极14与基板区域20相接。 0062 阳极电极14未电连接于阳极区域22。 阳极电极14与阳极区域22分离。 阳极电极14 未与阳极区域22相接。 0063 阳极电极14未电连接于第一势垒区域30。 阳极电极14与第一势垒区域30分离。 阳 说明书 4/9 页 7 CN 1。

25、11584642 A 7 极电极14未与第一势垒区域30相接。 0064 阳极电极14例如是金属。 阳极电极14例如包含金、 银或者锡合金。 0065 第一实施方式的ESD保护二极管100具有由p+型的第一接触区域26、 n型的阴极区 域24、 p型的阳极区域22、 以及n+型的基板区域20形成的pnpn型的晶闸管构造。 另外， 第一 实施方式的ESD保护二极管100具有由n+型的基板区域20、 p型的阳极区域22、 以及n型的阴 极区域24形成的npn型的晶体管构造。 0066 接下来， 对第一实施方式的半导体装置的作用以及效果进行说明。 0067 ESD保护二极管例如在从电子设备的输入输出。

26、端子连接到保护对象器件的信号线 与地之间连接。 在ESD从输入输出端子施加到信号线的情况下， 浪涌电流的大部分经由ESD 保护二极管流到地， 浪涌电流的一部分作为残留电流流到保护对象器件。 0068 随着保护对象器件的细微化的发展， 要求进一步减少流经保护对象器件的残留电 流。 为了减少残留电流， 需要减少ESD保护二极管的钳位电压以及动态电阻。 钳位电压是浪 涌电流流过ESD保护二极管时在ESD保护二极管的两端子间产生的电压。 动态电阻是浪涌电 流流过ESD保护二极管时的ESD保护二极管的两端子间的电阻。 0069 为了减少钳位电压， 使用示出负阻特性的晶闸管构造或者晶体管构造， 作为ESD。

27、保 护二极管。 特别是， 具有晶闸管构造的ESD保护二极管由于进行负阻动作时的保持电压低， 因此能够大幅减少钳位电压。 保持电压是进行负阻动作时的最低电压。 0070 图2以及图3是第一实施方式的半导体装置的作用以及效果的说明图。 图2是表示 通过信号线的信号的电压波形的一个例子的图。 图3示出晶闸管构造的ESD保护二极管的负 阻特性(图3中的实线)以及晶体管构造的ESD保护二极管的负阻特性(图3中的虚线)。 0071 例如， 在如HDMI(注册商标)端子那样能够驱动电流的输入输出端子与保护对象器 件之间的信号线中通过的信号的电压波形， 如图2所示， 以规定电压的信号电平为基准振 动。 007。

28、2 如图3所示， 晶闸管构造的ESD保护二极管与晶体管构造的ESD保护二极管相比， 保 持电压更低。 例如在保护具有如HDMI(注册商标)端子那样能够驱动电流的输入输出端子的 保护对象器件的情况下， 若保持电压比信号电平低， 则担心ESD保护二极管进行闩锁动作。 0073 如图3所示， 若晶闸管构造的ESD保护二极管的保持电压低于信号线的信号电平， 则担心在ESD从输入输出端子的侵入停止， 信号线返回到信号电平时， ESD保护二极管进行 闩锁动作。 0074 因而， 在保护如HDMI(注册商标)端子那样具有能够驱动电流的输入输出端子的器 件的情况下， 优选的是， 使用保持电压相对较高的晶体管构。

29、造的ESD保护二极管。 0075 即， 根据输入输出端子的种类， 要求具有不同保持电压的不同种类的ESD保护二极 管。 例如， 在电子设备具备不同的两种输入输出端子的情况下， 需要安装两种ESD保护二极 管， 电子设备的部件的种类增加。 电子设备的部件的种类增加有可能导致电子设备的成本 增大。 0076 第一实施方式的ESD保护二极管100通过将阴极电极12与信号线连接、 将阳极电极 14与地连接， 从而作为晶闸管构造的ESD保护二极管发挥功能。 另一方面， ESD保护二极管 100通过将阳极电极14与信号线连接、 将阴极电极12与地连接， 从而作为晶体管构造的ESD 保护二极管发挥功能。 说。

30、明书 5/9 页 8 CN 111584642 A 8 0077 因而， 第一实施方式的ESD保护二极管100仅通过改变连接方向， 就能够实现两个 值的保持电压。 由此， 例如能够防止电子设备的部件的种类增加， 能够减少电子设备的成 本。 0078 ESD保护二极管100优选的是在n+型的基板区域20与p型的阳极区域22之间具备p 型的第一势垒区域30。 通过设置第一势垒区域30， 在被用作晶闸管构造的ESD保护二极管的 情况下， 可抑制在没有流过浪涌电流的状态下的泄漏电流， 击穿电压变高。 0079 另外， 通过设置第一势垒区域30， 可抑制泄漏电流， 因此能够降低阳极区域22的p 型杂质浓。

31、度。 因而， 能够减小ESD保护二极管100的电容。 由此， 可抑制在信号线中传递的信 号的特性恶化。 0080 第一势垒区域30的p型杂质浓度优选的是11016cm3以上且51018cm3以下， 更 优选的是51016cm3以上且11018cm3以下。 0081 若第一势垒区域30的p型杂质浓度变高， 则在被用作晶闸管构造的ESD保护二极管 的情况下， 击穿电压变高。 另一方面， 在被用作晶体管构造的ESD保护二极管的情况下， 击穿 电压变低。 0082 通过使第一势垒区域30的p型杂质浓度落入上述范围内， 从而在被用作晶闸管构 造以及晶体管构造中的任一个构造的ESD保护二极管的情况下都能够。

32、实现适当的击穿电 压。 0083 第一势垒区域30的与第一面P1垂直的方向的厚度优选的是比阳极区域22的与第 一面P1垂直的方向的厚度薄。 若阳极区域22的厚度变薄， 则担心阴极区域24与基板区域20 之间冲穿(punch-through)。 另外， 若第一势垒区域30变厚， 则担心击穿电压变得过高。 0084 阳极区域22的p型杂质浓度优选的是51012cm3以上且11014cm3以下。 通过超 过上述下限值， 能够减少动态电阻。 0085 另外， 通过低于上述上限值， 能够减小ESD保护二极管100的电容。 因而， 可抑制在 信号线中传递的信号的特性恶化。 0086 ESD保护二极管100。

33、的端面S在切割半导体晶片时形成。 半导体晶片的切割例如通 过刀片切割进行。 端面S附近的半导体层10例如由于刀片切割的影响， 结晶性恶化。 0087 因此， 当杂质浓度高的n型杂质区域与p型杂质区域之间的pn结终止于端面S的情 况下， 担心pn结的泄漏电流增大， ESD保护二极管的特性恶化。 0088 在ESD保护二极管100中， 第一势垒区域30与端面S分离。 因此， n型杂质浓度高的基 板区域20与p型杂质浓度高的第一势垒区域30之间的pn结不会终止于端面S。 因而， 可抑制 ESD保护二极管100的特性的恶化。 0089 以上， 根据第一实施方式， 通过改变连接方向， 能够实现具有两个值。

34、的保持电压的 ESD保护二极管。 0090 (第二实施方式) 0091 第二实施方式的半导体装置与第一实施方式的半导体装置的不同点在于， 半导体 层具有： 第二导电型的第六半导体区域， 设于端面与第二半导体区域之间， 与第一面以及所 述第五半导体区域相接； 以及第一导电型的第七半导体区域， 设于端面与第六半导体区域 之间， 与第一面以及第一半导体区域相接。 以下， 对于与第一实施方式重复的内容， 省略一 部分记述。 说明书 6/9 页 9 CN 111584642 A 9 0092 图4是第二实施方式的半导体装置的示意剖面图。 0093 第二实施方式的半导体装置是ESD保护二极管200。 ES。

35、D保护二极管200是能够在两 个电极之间使电流双向流动的ESD保护二极管。 0094 以下， 以第一导电型为n型、 第二导电型为p型的情况为例进行说明。 0095 ESD保护二极管200具备半导体层10、 阴极电极12(第一电极)、 阳极电极14(第二电 极)、 和保护绝缘层18。 0096 半导体层10具有第一面(图4中的P1)与第二面(图4中的P2)。 第一面P1是半导体层 10的表面， 第二面P2是半导体层10的背面。 0097 另外， 半导体层10具有端面S。 端面S位于第一面P1与第二面P2之间。 0098 半导体层10具有n+型的基板区域20(第一半导体区域)、 p型的阳极区域22。

36、(第二 半导体区域)、 n型的阴极区域24(第三半导体区域)、 p+型的第一接触区域26(第四半导体区 域)、 n+型的第二接触区域28(第八半导体区域)、 p型的第一势垒区域30(第五半导体区域)、 p型的第二势垒区域32(第六半导体区域)、 n型的端部区域34(第七半导体区域)。 0099 p型的第二势垒区域32设于端面S与阳极区域22之间。 第二势垒区域32与第一面P1 以及第一势垒区域30相接。 第二势垒区域32与阳极区域22相接。 0100 第二势垒区域32例如包含硼(B)作为p型杂质。 第二势垒区域32的p型杂质浓度比 阳极区域22的p型杂质浓度高。 第二势垒区域32的p型杂质浓度。

37、例如为11016cm3以上且5 1018cm3以下。 0101 第二势垒区域32例如通过对半导体层10离子注入p型杂质之后利用热处理使p型 杂质热扩散而形成。 0102 n型的端部区域34设于端面S与第二势垒区域32之间。 端部区域34与第一面P1以及 基板区域20相接。 0103 端部区域34例如包含磷(P)或者砷(As)作为n型杂质。 端部区域34的n型杂质浓度 比基板区域20的n型杂质浓度低。 端部区域34的n型杂质浓度例如是51015cm3以上且1 1019cm3以下。 0104 端部区域34例如通过对半导体层10离子注入n型杂质之后、 使n型杂质热扩散而形 成。 0105 ESD保护。

38、二极管200通过设置n型的端部区域34， 使得pn结不会在端面S终止。 因而， 可抑制端面S中的泄漏电流所引起的ESD保护二极管200的特性的恶化。 0106 通过在阳极区域22与端部区域34之间设置第二势垒区域32， 在被用作晶闸管构造 的ESD保护二极管的情况下， 可抑制未流过浪涌电流的状态下的泄漏电流， 击穿电压变高。 0107 以上， 根据第二实施方式， 与第一实施方式相同， 通过改变连接方向， 能够实现具 有两个值的保持电压的ESD保护二极管。 另外， 可抑制端面的泄漏电流所引起的ESD保护二 极管的特性的恶化。 0108 (第三实施方式) 0109 第三实施方式的半导体装置与第一实。

39、施方式的半导体装置的不同点在于： 半导体 层具有设于端面与第五半导体区域之间的绝缘体。 以下， 对于与第一实施方式重复的内容， 省略一部分记述。 0110 图5是第三实施方式的半导体装置的示意剖面图。 说明书 7/9 页 10 CN 111584642 A 10 0111 第三实施方式的半导体装置是ESD保护二极管300。 ESD保护二极管300是能够在两 个电极之间使电流双向流动的ESD保护二极管。 0112 以下， 以第一导电型为n型、 第二导电型为p型的情况为例进行说明。 0113 ESD保护二极管300具备半导体层10、 阴极电极12(第一电极)、 阳极电极14(第二电 极)、 保护绝。

40、缘层18。 0114 半导体层10具有第一面(图5中的P1)与第二面(图5中的P2)。 第一面P1是半导体层 10的表面， 第二面P2是半导体层10的背面。 0115 另外， 半导体层10具有端面S。 端面S位于第一面P1与第二面P2之间。 0116 半导体层10具有n+型的基板区域20(第一半导体区域)、 p型的阳极区域22(第二 半导体区域)、 n型的阴极区域24(第三半导体区域)、 p+型的第一接触区域26(第四半导体区 域)、 n+型的第二接触区域28(第八半导体区域)、 p型的第一势垒区域30(第五半导体区域)、 p型的端部区域40、 沟槽17、 埋入绝缘层19(绝缘体)。 0117。

41、 p型的端部区域40设于基板区域20与第一面P1之间。 端部区域40与端面S相接。 端 部区域40的一部分与第一面P1相接。 端部区域40设于端面S与阳极区域22之间。 端部区域40 设于端面S与沟槽17之间。 0118 端部区域40例如包含硼(B)作为p型杂质。 阳极区域22的p型杂质浓度例如为5 1012cm3以上且11014cm3以下。 0119 端部区域40例如与阳极区域22同时通过外延生长法形成在基板区域20之上。 0120 沟槽17形成于半导体层10之中。 沟槽17从半导体层10的第一面P1贯通阳极区域22 而达到基板区域20。 沟槽17例如通过利用各向异性蚀刻从第一面P1侧蚀刻半。

42、导体层10而形 成。 0121 埋入绝缘层19设于沟槽17内。 埋入绝缘层19设于端面S和p型的第一势垒区域30之 间。 埋入绝缘层19夹在阳极区域22与端部区域40之间。 埋入绝缘层19夹在第一势垒区域30 与端部区域40之间。 0122 埋入绝缘层19将阳极区域22与端部区域40之间电分离。 埋入绝缘层19将第一势垒 区域30与端部区域40之间电分离。 0123 埋入绝缘层19是绝缘体的一个例子。 埋入绝缘层19例如包含氧化硅。 0124 ESD保护二极管300通过设置埋入绝缘层19， 使得第一势垒区域30与基板区域20之 间的pn结以及阳极区域22与基板区域20之间的pn结不终止于端面S。

43、。 因而， 可抑制端面S的 泄漏电流所引起的ESD保护二极管300的特性的恶化。 0125 以上， 根据第三实施方式， 与第一实施方式相同， 通过改变连接方向， 能够实现具 有两个值的保持电压的ESD保护二极管。 另外， 可抑制端面的泄漏电流所引起的ESD保护二 极管的特性的恶化。 0126 (第四实施方式) 0127 第四实施方式的半导体装置与第一实施方式的半导体装置的不同点在于： 半导体 层具有端面与第一面之间成为钝角的倾斜。 以下， 对于与第一实施方式重复的内容， 省略一 部分记述。 0128 图6是第四实施方式的半导体装置的示意剖面图。 0129 第四实施方式的半导体装置是ESD保护二。

44、极管400。 ESD保护二极管400是能够在两 说明书 8/9 页 11 CN 111584642 A 11 个电极之间使电流双向流动的ESD保护二极管。 ESD保护二极管400具备端面倾斜的构造、 所 谓的台面(mesa)构造。 0130 以下， 以第一导电型为n型、 第二导电型为p型的情况为例进行说明。 0131 ESD保护二极管400具备半导体层10、 阴极电极12(第一电极)、 阳极电极14(第二电 极)、 保护绝缘层18。 0132 半导体层10具有第一面(图6中的P1)与第二面(图6中的P2)。 第一面P1是半导体层 10的表面， 第二面P2是半导体层10的背面。 0133 另外，。

45、 半导体层10具有端面S。 端面S位于第一面P1与第二面P2之间。 端面S具有与 第一面P1之间成为钝角的倾斜。 换言之， 阳极区域22的宽度从第一面P1朝向第二面P2扩大。 0134 半导体层10具有n+型的基板区域20(第一半导体区域)、 p型的阳极区域22(第二 半导体区域)、 n型的阴极区域24(第三半导体区域)、 p+型的第一接触区域26(第四半导体区 域)、 n+型的第二接触区域28(第八半导体区域)、 p型的第一势垒区域30(第五半导体区域)。 0135 例如， 在从半导体晶片将ESD保护二极管400单片化时， 首先沿着切割线， 通过湿式 蚀刻进行去除， 直至基板区域20的一部分。

46、为止。 之后， 例如使用刀片切割， 使ESD保护二极管 400完全单片化。 0136 通过湿式蚀刻将阳极区域22、 第一势垒区域30、 以及基板区域20的一部分去除， 形 成倾斜的端面S。 在湿式蚀刻的情况下， 由于物理力不施加于端面S， 因此难以产生端面S附 近的半导体层10的结晶性的恶化。 0137 因此， 即使n型杂质浓度高的基板区域20与p型杂质浓度高的第一势垒区域30之间 的pn结终止于端面S， 也可抑制端面S的泄漏电流。 由此， 可抑制ESD保护二极管400的特性的 恶化。 0138 以上， 根据第四实施方式， 与第一实施方式相同， 通过改变连接方向， 能够实现具 有两个值的保持电。

47、压的ESD保护二极管。 另外， 可抑制端面的泄漏电流所引起的ESD保护二 极管的特性的恶化。 0139 在第一至第四实施方式中， 以半导体层10为硅的情况为例进行了说明， 但也能够 在半导体层10中使用硅以外的半导体、 例如碳化硅、 氮化物半导体等。 0140 在第一至第四实施方式中， 以第一导电型为n型、 第二导电型为p型的情况为例进 行了说明， 但也能够使第一导电型为p型， 使第二导电型为n型。 0141 虽然说明了本发明的几个实施方式， 但这些实施方式是作为例子而提出的， 并不 意图限定发明的范围。 这些新的实施方式能够以其他各种方式实施， 在不脱离发明的主旨 的范围内能够进行各种省略、。

48、 替换、 变更。 例如也可以将一实施方式的构成要素与其他实施 方式的构成要素替换或者变更。 这些实施方式及其变形包含在发明的范围及主旨中， 并且 包含在权利要求书所记载的发明及其等价的范围内。 说明书 9/9 页 12 CN 111584642 A 12 图1 说明书附图 1/6 页 13 CN 111584642 A 13 图2 说明书附图 2/6 页 14 CN 111584642 A 14 图3 说明书附图 3/6 页 15 CN 111584642 A 15 图4 说明书附图 4/6 页 16 CN 111584642 A 16 图5 说明书附图 5/6 页 17 CN 111584642 A 17 图6 说明书附图 6/6 页 18 CN 111584642 A 18 。