DAC电路、固态成像元件和电子设备.pdf

《DAC电路、固态成像元件和电子设备.pdf》由会员分享，可在线阅读，更多相关《DAC电路、固态成像元件和电子设备.pdf（97页完成版）》请在专利查询网上搜索。

1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201980009312.X (22)申请日 2019.01.15 (30)优先权数据 2018-012704 2018.01.29 JP (85)PCT国际申请进入国家阶段日 2020.07.20 (86)PCT国际申请的申请数据 PCT/JP2019/000874 2019.01.15 (87)PCT国际申请的公布数据 WO2019/146443 JA 2019.08.01 (71)申请人 索尼半导体解决方案公司 地址 日本神奈川县 (72)发明人 北野伸榊原雅树菊池秀和 纳。

2、光明 (74)专利代理机构 北京信慧永光知识产权代理 有限责任公司 11290 代理人 房岭梅姚鹏 (51)Int.Cl. H04N 5/3745(2006.01) H03M 1/74(2006.01) (54)发明名称 DAC电路、 固态成像元件和电子设备 (57)摘要 本技术涉及能够利用小规模的电路构造来 实现的DAC电路、 固态成像元件和电子设备。 DAC 电路设置有： 斜坡DAC， 所述斜坡DAC产生斜坡信 号， 所述斜坡信号的电压以恒定的时间梯度变 化； 注入DAC， 所述注入DAC在用于复位与所述斜 坡信号进行比较的比较目标电压的复位时段内 输出预定电压； 以及加法电路， 所述加法。

3、电路将 所述斜坡DAC的输出与所述注入DAC的输出相加， 并将该和作为比较参考电压输出到比较电路。 本 技术能够应用于例如固态成像元件的DAC电路 等。 权利要求书2页 说明书42页 附图52页 CN 111630844 A 2020.09.04 CN 111630844 A 1.一种DAC电路， 包括： 斜坡DAC， 所述斜坡DAC产生斜坡信号， 所述斜坡信号的电压以恒定的时间梯度变化； 注入DAC， 所述注入DAC在用于复位与所述斜坡信号进行比较的比较目标电压的复位时 段内输出预定电压； 以及 加法电路， 所述加法电路将所述斜坡DAC的输出与所述注入DAC的输出相加， 并将所述 输出作为比。

4、较参考电压输出到比较电路。 2.根据权利要求1所述的DAC电路， 其中， 所述斜坡DAC和所述注入DAC根据输入值以预定的步进电压改变输出电压， 并且 将所述斜坡DAC的步进电压设置得比所述注入DAC的步进电压小。 3.根据权利要求1所述的DAC电路， 还包括： 固定电压产生电路， 所述固定电压产生电路产生预定的固定偏置电压， 其中， 所述加法电路进一步将所述固定电压产生电路的输出与所述斜坡DAC的输出和所述注 入DAC的输出相加， 并且将所述输出作为所述比较参考电压输出到所述比较电路。 4.根据权利要求3所述的DAC电路， 其中， 所述固定电压产生电路包括采样保持电路， 并且 当所述采样保持。

5、电路处于保持模式时， 所述固定电压产生电路输出所述预定的固定偏 置电压。 5.根据权利要求1所述的DAC电路， 还包括： 选择器， 所述选择器选择第一输入值和第二输入值中的任一者， 并且将所选的输入值 提供给所述注入DAC， 其中 所述注入DAC输出基于从所述选择器提供的所述第一输入值的第一电压， 或者输出基 于从所述选择器提供的所述第二输入值的第二电压。 6.根据权利要求5所述的DAC电路， 其中， 所述比较电路将通过传输信号电荷而产生的所述比较目标电压与所述比较参考电压 进行多次比较。 7.根据权利要求1所述的DAC电路， 还包括： 控制电路， 所述控制电路基于前一帧的AD转换结果确定用于。

6、控制下一帧的所述斜坡信 号的电压的输入值， 并将所述输入值提供给所述斜坡DAC， 其中， 所述斜坡DAC基于从所述控制电路提供的所述输入值产生所述斜坡信号。 8.根据权利要求7所述的DAC电路， 其中， 所述控制电路使用从所述前一帧提取的多个像素的第N个最大值(1N)和第M个最小值 (1M)的平均值来检测P相数据中心值， 并确定用于控制所述下一帧的斜坡信号的电压的所 述输入值， 所述P相数据中心值是表示CDS处理中所述像素的复位电平的P相数据的中心值。 9.根据权利要求8所述的DAC电路， 其中， 所述控制电路分多个阶段检测从所述前一帧提取的多个像素的所述第N个最大值和所 述第M个最小值的平均。

7、值。 10.根据权利要求8所述的DAC电路， 其中， 所述控制电路针对检测到的所述P相数据中 心值与期望的P相数据目标值之间的差的绝对值设置快速收敛区、 缓慢收敛区和盲区， 并以 不同的灵敏度提供反馈。 权利要求书 1/2 页 2 CN 111630844 A 2 11.根据权利要求8所述的DAC电路， 其中， 所述控制电路仅提取所述前一帧的遮光像素 作为所述多个像素。 12.根据权利要求1所述的DAC电路， 还包括： 输出控制电路， 所述输出控制电路基于输出控制信号将特定的电压电平输出到所述比 较电路。 13.根据权利要求12所述的DAC电路， 其中， 在作为所述输出控制信号的第一输出控制信。

8、号变为有效的情况下， 所述输出控制电路 使所述比较电路输出GND电平。 14.根据权利要求12所述的DAC电路， 其中， 在作为所述输出控制信号的第二输出控制信号变为有效的情况下， 所述输出控制电路 使所述比较电路输出电源电压电平。 15.根据权利要求1所述的DAC电路， 其中， 所述比较电路包括差分输入电路， 所述差分输入电路的一个输入与通过传输信号电荷而产生的所述比较目标电压直接 直流耦合， 所述差分输入电路的另一个输入与所述比较参考电压直接直流耦合， 并且 所述比较电路在所述复位时段内将所述比较目标电压复位为所述比较参考电压。 16.根据权利要求1所述的DAC电路， 其中， 所述比较电路。

9、包括差分输入电路， 所述差分输入电路的一个输入与反向偏置二极管直接直流耦合， 所述反向偏置二极管 累积光电转换后的信号电荷， 所述差分输入电路的另一个输入与所述比较参考电压直接直流耦合， 并且 所述比较电路在所述复位时段内将所述反向偏置二极管的电压复位为所述比较参考 电压。 17.一种固态成像元件， 包括： DAC电路， 所述DAC电路包括： 斜坡DAC， 所述斜坡DAC产生斜坡信号， 所述斜坡信号的电压以恒定的时间梯度变化； 注入DAC， 所述注入DAC在用于复位与所述斜坡信号进行比较的比较目标电压的复位时 段内输出预定电压； 以及 加法电路， 所述加法电路将所述斜坡DAC的输出与所述注入D。

10、AC的输出相加， 并将所述 输出作为比较参考电压输出到比较电路。 18.一种电子设备， 包括： 固态成像元件， 所述固态成像元件包括DAC电路， 所述DAC电路包括： 斜坡DAC， 所述斜坡DAC产生斜坡信号， 所述斜坡信号的电压以恒定的时间梯度变化； 注入DAC， 所述注入DAC在用于复位与所述斜坡信号进行比较的比较目标电压的复位时 段内输出预定电压； 以及 加法电路， 所述加法电路将所述斜坡DAC的输出与所述注入DAC的输出相加， 并将所述 输出作为比较参考电压输出到比较电路。 权利要求书 2/2 页 3 CN 111630844 A 3 DAC电路、 固态成像元件和电子设备 技术领域 0。

11、001 本技术涉及DAC电路、 固态成像元件和电子设备， 特别地， 涉及能够通过小规模的 电路构造来实现的DAC电路、 固态成像元件和电子设备。 背景技术 0002 具有如下图像传感器： 包括排列成阵列的光电转换元件和用于对从几个光电转换 元件中选择的一个输出进行数字化的AD转换电路。 随着分配给一个AD转换电路的光电转换 元件的数量减少， 图像传感器的成像帧速率增加， 图像获取时序的面内偏斜减小， 从而能够 获得具有高同步性的图像。 因此， 通常提供与光电转换元件阵列的列数或其倍数相同的AD 转换电路。 在这些情况下， 光电转换元件的数量为数百至数千。 在通过减少分配给一个AD转 换电路的光。

12、电转换元件的数量来配置高分辨率的图像传感器时， 集成的AD转换电路的数量 变得巨大， 因此每个AD转换电路的面积或功耗受到严格的限制。 0003 因此， 例如， 专利文献1和2公开了用于实现小面积和省电的AD转换电路。 利用该AD 转换电路， 针对每一个或多个光电转换元件， 可以提供具有一个AD转换电路的高分辨率图 像传感器。 0004 引用列表 0005 专利文献 0006 专利文献1:WO 2016/009832 A 0007 专利文献2:WO 2016/136448 A 发明内容 0008 本发明要解决的技术问题 0009 除了实现具有小面积和省电的AD转换电路之外， 期望还利用小规模电。

13、路来实现 DAC电路， 该DAC电路产生将被提供给AD转换电路的斜坡信号。 0010 本技术就是鉴于上述情况而做出的， 并且本技术能够实现具有小规模电路构造的 DAC电路。 0011 解决问题的技术方案 0012 根据本技术的第一方面的DAC电路包括： 斜坡DAC， 所述斜坡DAC产生斜坡信号， 所 述斜坡信号的电压以恒定的时间梯度变化； 注入DAC， 所述注入DAC在用于复位与所述斜坡 信号进行比较的比较目标电压的复位时段内输出预定电压； 以及加法电路， 所述加法电路 将所述斜坡DAC的输出与所述注入DAC的输出相加， 并将所述输出作为比较参考电压输出到 比较电路。 0013 根据本技术的第。

14、二方面的固态成像元件包括DAC电路， 所述DAC电路包括： 斜坡 DAC， 所述斜坡DAC产生斜坡信号， 所述斜坡信号的电压以恒定的时间梯度变化； 注入DAC， 所 述注入DAC在用于复位与所述斜坡信号进行比较的比较目标电压的复位时段内输出预定电 压； 以及加法电路， 所述加法电路将所述斜坡DAC的输出与所述注入DAC的输出相加， 并将所 说明书 1/42 页 4 CN 111630844 A 4 述输出作为比较参考电压输出到比较电路。 0014 根据本技术的第三方面的电子设备包括固态成像元件， 所述固态成像元件包括 DAC电路， 所述DAC电路包括： 斜坡DAC， 所述斜坡DAC产生斜坡信号。

15、， 所述斜坡信号的电压以 恒定的时间梯度变化； 注入DAC， 所述注入DAC在用于复位与所述斜坡信号进行比较的比较 目标电压的复位时段内输出预定电压； 以及加法电路， 所述加法电路将所述斜坡DAC的输出 与所述注入DAC的输出相加， 并将所述输出作为比较参考电压输出到比较电路。 0015 根据本技术的第一方面至第三方面， 在DAC电路中， 斜坡DAC产生电压以恒定的时 间梯度改变的斜坡信号； 在用于复位与斜坡信号进行比较的比较目标电压的复位时段内， 注入DAC输出预定电压； 以及加法电路将斜坡DAC的输出与注入DAC的输出相加， 然后将输出 作为比较参考电压输出到比较电路。 0016 DAC电。

16、路、 固态成像元件和电子设备可以是独立的设备， 或者可以是包含在另一个 设备中的模块。 0017 本发明的有益效果 0018 根据本技术的第一至第三方面， 能够利用小规模的电路构造来实现。 0019 注意， 不必受限于这里描述的效果， 而也可以是本公开中说明的任何效果。 附图说明 0020 图1是示出应用了本技术的固态成像元件的示意性构造的图。 0021 图2是示出像素的详细构造示例的框图。 0022 图3是示出比较电路的详细构造的电路图。 0023 图4是示出像素电路的详细构造的图。 0024 图5是示出在共用AD转换电路的情况下像素电路的详细构造的图。 0025 图6是说明通过FD直接耦合。

17、比较器进行的典型AD转换操作的图。 0026 图7是示出DAC电路的第一实施例的概念性电路构造的图。 0027 图8是示出图7中的DAC电路的更详细的构造示例的图。 0028 图9是示出斜坡DAC的电路示例的图。 0029 图10是示出注入DAC的电路示例的图。 0030 图11是示出通过将步进电流设置为预定值而产生的REF电压的示例的图。 0031 图12是示出通过将步进电流设置为预定值而产生的REF电压的示例的图。 0032 图13是说明注入脉冲与RST信号之间的时序关系的图。 0033 图14是示出图7中的第一实施例的变形例的图。 0034 图15是示出图4中的像素电路的变形例的图。 0。

18、035 图16是示出DAC电路的第二实施例的概念电路构造的图。 0036 图17是示出图16中的DAC电路的更详细的构造示例的图。 0037 图18是示出根据第二实施例的DAC电路的控制示例的图。 0038 图19是示出DAC电路的第三实施例的概念电路构造的图。 0039 图20是示出图19中的DAC电路的更详细的第一构造示例的图。 0040 图21是示出图19中的DAC电路的更详细的第二构造示例的图。 0041 图22是说明根据第三实施例的DAC电路的AD转换操作的时序图。 说明书 2/42 页 5 CN 111630844 A 5 0042 图23是示出DAC电路的第四实施例的概念电路构造。

19、的图。 0043 图24是说明根据第四实施例的DAC电路的AD转换操作的时序图。 0044 图25是说明时序产生电路的详细构造示例的图。 0045 图26是说明时序产生电路的控制的时序图。 0046 图27是说明第一中心值检测处理的流程图。 0047 图28是说明第二中心值检测处理的流程图。 0048 图29是说明第二中心值检测处理的效果的图。 0049 图30是说明第二中心值检测处理的效果的图。 0050 图31是示出具有分级结构的中心值检测单元的构造示例的图。 0051 图32是说明更新寄存器值的基本概念的图。 0052 图33是用于执行图32中的寄存器值更新处理的电路的框图。 0053 。

20、图34是具有非线性滤波器的用于执行寄存器值更新处理的电路的框图。 0054 图35是具有非线性滤波器的用于执行寄存器值更新处理的电路的框图。 0055 图36是示出图35中的寄存器值更新电路的仿真结果的图。 0056 图37是示出通过组合图25的时序产生电路和第二实施例的DAC电路而进行控制的 示例的图。 0057 图38是示出DAC电路的第五实施例的电路构造的图。 0058 图39是示出通过组合图25的时序产生电路和第三实施例的DAC电路而进行控制的 示例的图。 0059 图40是示出通过组合图25的时序产生电路和第三实施例的DAC电路而进行控制的 另一示例的图。 0060 图41是说明通过。

21、遮光像素获取P相数据的图。 0061 图42是说明通过遮光像素获取P相数据的图。 0062 图43是说明更新图42的遮光像素构造中的寄存器的图。 0063 图44是说明更新图42的遮光像素构造中的寄存器的图。 0064 图45是说明时序产生电路的另一详细构造示例的图。 0065 图46是示出DAC电路的第六实施例的电路构造的图。 0066 图47是示出DAC电路的第七实施例的电路构造的图。 0067 图48是示出通过图47中的DAC电路进行驱动的时序图。 0068 图49是示出成像设备的构造示例的框图， 该成像设备是应用了本技术的电子设 备。 0069 图50是示出车辆控制系统的示意性构造的示。

22、例的框图。 0070 图51是示出车外信息检测部和摄像单元的安装位置的示例的说明图。 0071 图52是说明图像传感器的使用例的图。 具体实施方式 0072 下面， 说明用于实施本技术的方式(以下， 称为实施例)。 注意， 将按以下顺序进行 说明。 0073 1.固态成像元件的示意性构造示例 说明书 3/42 页 6 CN 111630844 A 6 0074 2.像素的详细构造示例 0075 3.比较电路的构造示例 0076 4.像素电路的详细构造示例 0077 5.关于FD直接耦合比较器的馈通 0078 6.AD转换操作的时序图 0079 7.DAC电路的第一实施例 0080 8.第一实施。

23、例的变形例 0081 9.像素电路的变形例 0082 10.DAC电路的第二实施例 0083 11.DAC电路的第三实施例 0084 12.DAC电路的第四实施例 0085 13.时序产生电路的详细构造 0086 14.DAC电路的第五实施例 0087 15.第三实施例的DAC电路的控制变形例 0088 16.通过遮光像素获取P相数据 0089 17.时序产生电路的其他详细构造 0090 18.DAC电路的第六实施例 0091 19.DAC电路的第七实施例 0092 20.电子设备的应用例 0093 21.移动体的应用例 0094 0095 图1示出了根据本公开的固态成像元件的示意性构造。 0。

24、096 图1中的固态成像元件1包括像素阵列单元22， 其中， 像素21以二维阵列模式布置 在使用例如硅(Si)作为半导体的半导体基板11上。 像素阵列单元22还设置有时间码传输单 元23， 该时间码传输单元23将由时间码生成单元26生成的时间码传输到每个像素21。 然后， 围绕半导体基板11上的像素阵列单元22， 形成有像素驱动电路24、 D/A转换器(DAC)电路25、 时间码生成单元26、 垂直驱动电路27、 输出单元28和时序产生电路29。 0097 如稍后参考图2将描述的那样， 以二维阵列模式布置的像素21中的各者均设置有 像素电路41和AD转换电路(ADC)42。 像素21产生与像素。

25、中的光电转换元件接收的光量相对 应的电荷信号， 将该电荷信号转换成数字像素信号SIG， 并输出该像素信号SIG。 0098 像素驱动电路24驱动像素21中的像素电路41(图2)。 DAC电路25产生基准信号REF， 并将该基准信号REF提供给每个像素21， 上述基准信号REF是电平(电压)随时间单调减小的 斜率信号。 时间码生成单元26生成各像素21将模拟像素信号SIG转换成数字信号(AD转换) 时使用的时间码， 并将该时间码提供给相应的时间码传输单元23。 针对像素阵列单元22设 置多个时间码生成单元26， 并且在像素阵列单元22中设置有与时间码生成单元26对应的数 量一样多的时间码传输单元。

26、23。 即， 时间码生成单元26和传输由其生成的时间码的时间码 传输单元23一一对应。 0099 垂直驱动电路27基于从时序产生电路29提供的时序信号， 执行控制以使输出单元 28以预定顺序输出在像素21中产生的数字像素信号SIG。 从像素21输出的数字像素信号SIG 说明书 4/42 页 7 CN 111630844 A 7 从输出单元28输出到固态成像元件1的外部。 输出单元28根据需要执行预定的数字信号处 理(例如用于校正黑电平的黑电平校正处理、 或相关双采样(CDS)处理等)， 然后将所得到的 信号输出到外部。 0100 时序产生电路29包括产生各种时序信号的时序产生器等， 并将所产生。

27、的各种时序 信号提供给像素驱动电路24、 DAC电路25和垂直驱动电路27等。 0101 如上所述构造固态成像元件1。 注意， 在图1中， 如上所述， 已经说明了构成固态成 像元件1的所有电路都形成在一个半导体基板11上。 然而， 构成固态成像元件1的电路可以 分别布置在多个半导体基板11上。 0102 0103 图2是示出像素21的详细构造示例的框图。 0104 像素21包括像素电路41和AD转换电路(ADC)42。 0105 像素电路41将与所接收的光量相对应的电荷信号作为模拟像素信号SIG输出到AD 转换电路42。 AD转换电路42将从像素电路41提供的模拟像素信号SIG转换为数字信号。。

28、 0106 AD转换电路42包括比较电路51和数据存储单元52。 0107 比较电路51将从DAC电路25提供的基准信号REF与像素信号SIG进行比较， 并输出 作为表示比较结果的比较结果信号的输出信号VCO。 基准信号REF是与像素信号SIG进行比 较和参考的比较基准电压信号， 而像素信号SIG是与基准信号REF进行比较的比较目标电压 信号。 当基准信号REF和像素信号SIG相同(电压相同)时， 比较电路51将输出信号VCO反相。 DAC电路25可以将基准信号REF提供给多个AD转换电路42， 或者可以与AD转换电路42一一对 应地设置， 并且可以将基准信号REF提供给一个AD转换电路42。。

29、 0108 比较电路51包括差分输入电路61、 电压转换电路62和正反馈电路(PFB)63。 稍后将 参考图3进行详细说明。 0109 数据存储单元52除了接收来自比较电路51的输出信号VCO之外， 还接收来自垂直 驱动电路27的WR信号和RD信号以及来自垂直驱动电路27的WORD信号， WR信号表示像素信号 写入操作， RD信号表示像素信号读取操作， WORD信号用于在像素信号的读取操作期间内控 制像素21的读取时序。 此外， 还经由时间码传输单元23提供由时间码生成单元26生成的时 间码。 0110 数据存储单元52包括： 锁存控制电路71， 其基于WR信号和RD信号来控制时间码的 写入操。

30、作和读取操作； 以及锁存存储单元72， 其用于存储时间码。 0111 在时间码写入操作中， 锁存控制电路71使锁存存储单元72存储在从比较电路51输 入Hi(高)输出信号VCO时时间码传输单元23所提供的并且每单位时间所更新的时间码。 然 后， 当基准信号REF和像素信号SIG相同(电压相同)并且从比较电路51提供的输出信号VCO 反转为Lo(低)时， 通过锁存控制电路71， 停止写入(更新)所提供的时间码， 并且最后存储在 锁存存储单元72中的时间码被保留在锁存存储单元72中。 存储在锁存存储单元72中的时间 码表示像素信号SIG和基准信号REF相等时的时间， 并且表示如下数据： 该数据表示。

31、像素信 号SIG在那时是基准电压， 即， 表示数字化的光量值。 0112 在基准信号REF的扫描结束并且将时间码存储在像素阵列单元22中的所有像素21 的锁存存储单元72中之后， 像素21的操作从写入操作变更为读取操作。 0113 在时间码读取操作中， 当像素21基于控制读取时序的WORD信号已经达到其自身的 说明书 5/42 页 8 CN 111630844 A 8 读取时序时， 锁存控制电路71将存储在锁存存储单元72中的时间码(数字像素信号SIG)输 出到时间码传输单元23。 时间码传输单元23在列方向(垂直方向)上顺序地传输所提供的时 间码， 并将该时间码提供给输出单元28。 0114。

32、 0115 图3是示出构成比较电路51的差分输入电路61、 电压转换电路62和正反馈电路63 的详细构造的电路图。 0116 差分输入电路61将从像素21中的像素电路41输出的像素信号SIG与从DAC 25输出 的基准信号REF进行比较， 并且当像素信号SIG高于基准信号REF时输出预定的信号(电流)。 0117 差分输入电路61包括： 构成差分对的晶体管81和82； 构成电流镜的晶体管83和84； 作为恒流源的晶体管85， 其用于提供与电流源控制偏置Vb对应的电流IB； 以及用于输出差 分输入电路61的输出信号HVO的晶体管86。 0118 晶体管81、 82和85由负沟道MOS(NMOS)。

33、晶体管构成， 而晶体管83、 84和86由正沟道 MOS(PMOS)晶体管构成。 0119 在形成差分对的晶体管81和82之中， 从DAC电路25输出的基准信号REF被输入到晶 体管81的栅极， 而从像素21中的像素电路41输出的像素信号SIG被输入到晶体管82的栅极。 晶体管81和82的源极被连接到晶体管85的漏极， 晶体管85的源极连接到低于第一电源电压 VDDH和第二电源电压VDDL的预定电压， 并且在本实施例中， 该预定电压例如是GND。 0120 晶体管81的漏极连接到构成电流镜电路的晶体管83和84的栅极以及晶体管83的 漏极， 晶体管82的漏极连接到晶体管84的漏极和晶体管86的。

34、栅极。 晶体管83、 84和86的源极 连接到第一电源电压VDDH。 0121 电压转换电路62包括例如NMOS晶体管91。 晶体管91的漏极连接到差分输入电路61 的晶体管86的漏极， 晶体管91的源极连接到正反馈电路63中的预定连接点， 晶体管91的栅 极连接到第二电源电压VDDL。 0122 构成差分输入电路61的晶体管81至86是用于在高至第一电源电压VDDH的高电压 下工作的电路， 正反馈电路63是用于在低于第一电源电压VDDH的第二电源电压VDDL下工作 的电路。 电压转换电路62将从差分输入电路61输入的输出信号HVO转换为使得正反馈电路 63能够工作的低电压信号(转换信号)LV。

35、I， 并将其提供给正反馈电路63。 0123 正反馈电路63基于通过将来自差分输入电路61的输出信号HVO转换为对应于第二 电源电压VDDL的信号而获得的转换信号LVI， 输出当像素信号SIG高于基准信号REF时被反 转的比较结果信号。 此外， 正反馈电路63增加当作为比较结果信号而被输出的输出信号VCO 被反转时的转变速度(transition speed)。 0124 正反馈电路63包括五个晶体管101至105。 这里， 晶体管101、 102和104由PMOS晶体 管构成， 晶体管103和105由NMOS晶体管构成。 0125 晶体管91的源极(其是电压转换电路62的输出端子)连接到晶体。

36、管102和103的漏 极以及晶体管104和105的栅极。 晶体管101和104的源极连接到第二电源电压VDDL， 晶体管 101的漏极连接到晶体管102的源极， 晶体管102的栅极连接到晶体管104和105的漏极， 晶体 管104和105的漏极也是正反馈电路63的输出端子。 晶体管103和105的源极连接到GND。 初始 化信号INI2被提供给晶体管101。 初始化信号INI1被提供给晶体管103的栅极。 0126 晶体管104和105构成反相器电路， 并且它们的漏极之间的连接点是输出端子， 比 说明书 6/42 页 9 CN 111630844 A 9 较电路51从该输出端子输出输出信号VC。

37、O。 0127 将说明如上所述构造的比较电路51的操作。 0128 首先， 将基准信号REF设置为高于所有像素21的像素信号SIG的电压， 将初始化信 号INI1和INI2设置为Hi， 并且初始化比较电路51。 注意， 从将初始化信号INI1设置为Hi到将 初始化信号INI2设置为Hi之间存在微小的时间差。 0129 更具体地， 将基准信号REF施加给晶体管81的栅极， 将像素信号SIG施加给晶体管 82的栅极。 当基准信号REF的电压(以下也称为REF电压)高于像素信号SIG的电压时， 从用作 电流源的晶体管85输出的大部分电流流向经由晶体管81二极管连接的晶体管83。 与晶体管 83具有共。

38、同的栅极的晶体管84的沟道电阻变得足够低， 并且晶体管86的栅极基本上保持在 第一电源电压VDDH的电平， 因此晶体管86被截止。 因此， 即使电压转换电路62的晶体管91导 通， 作为充电电路的正反馈电路63也不会对转换信号LVI进行充电。 另一方面， 由于将Hi信 号作为初始化信号INI1提供， 因此， 晶体管103导通， 并且正反馈电路63使转换信号LVI放 电。 此外， 由于晶体管101被截止， 因此正反馈电路63不会经由晶体管102对转换信号LVI充 电。 结果， 转换信号LVI被放电至GND电平， 正反馈电路63通过构成反相器的晶体管104和105 输出Hi输出信号VCO， 从而初。

39、始化比较电路51。 0130 在初始化之后， 将初始化信号INI1和INI2设置为Lo， 并且开始扫描基准信号REF。 0131 在基准信号REF的电压高于像素信号SIG的电压的时段中， 晶体管86被关断并截 止， 并且输出信号VCO变为Hi信号， 从而晶体管102被关断并截止。 因为初始化信号INI1为 Lo， 所以晶体管103也被截止。 转换信号LVI将GND电平保持在高阻抗状态， 并且输出Hi输出 信号VCO。 0132 当基准信号REF变得低于像素信号SIG时， 作为电流源的晶体管85的输出电流停止 流过晶体管81， 晶体管83和84的栅极电位升高， 并且晶体管84的沟道电阻增加。 流。

40、过晶体管 82的电流引起电压降以降低晶体管86的栅极电位， 并且晶体管91变为导电。 从晶体管86输 出的输出信号HVO通过电压转换电路62的晶体管91转换为转换信号LVI， 并被提供给正反馈 电路63。 作为充电电路的电压转换电路62对转换信号LVI进行充电， 并使来自GND电平的电 位接近第二电源电压VDDL。 0133 然后， 当转换信号LVI的电压超过包括晶体管104和105的反相器的阈值电压时， 输 出信号VCO变为Lo， 并且晶体管102变为导通。 晶体管101也导通的原因是： 施加了Lo的初始 化信号INI2， 并且正反馈电路63经由晶体管101和102对转换信号LVI快速充电，。

41、 从而立即将 电位提升到第二电源电压VDDL。 0134 由于将第二电源电压VDDL施加到电压转换电路62的晶体管91的栅极， 因此， 当转 换信号LVI的电压达到比第二电源电压VDDL低晶体管阈值的电压值时， 晶体管91被截止。 即 使晶体管86保持导通， 转换信号LVI也不会再被充电， 并且电压转换电路62还起到电压钳位 电路的作用。 0135 由于晶体管102的导通而引起的转换信号LVI的充电是正反馈操作,当转换信号 LVI上升到反相器阈值时， 该正反馈操作开始并加速转换信号LVI的移动。 在晶体管85(其是 差分输入电路61的电流源)中， 因为在固态成像元件1中并行且同时操作的电路数量。

42、很大， 因此将每个电路的电流设置为非常小的电流。 此外， 由于在时间码切换的单位时间内变化 的电压变成AD转换的LSB步骤， 因此基准信号REF扫描得很慢。 因此， 晶体管86的栅极电位的 说明书 7/42 页 10 CN 111630844 A 10 变化也很缓慢， 并且由此驱动的晶体管86的输出电流的变化也很缓慢。 然而， 通过在随后的 阶段中向通过输出电流充电的转换信号LVI施加正反馈， 输出信号VCO能够足够迅速地转 变。 期望地， 输出信号VCO的转变时间是时间码的单位时间的一小部分， 在典型示例中为1ns 以下。 仅通过在作为电流源的晶体管85中设置小电流(例如， 0.01uA)，。

43、 本公开的比较电路51 就能够实现该输出转变时间。 0136 0137 将参考图4说明像素电路41的详细构造。 0138 图4是示出除了图3所示的比较电路51之外的像素电路41的细节的电路图。 0139 像素电路41包括： 包括光电二极管(PD)等的光电转换元件121、 放电晶体管122、 传 输晶体管123、 复位晶体管124和FD(浮动扩散层)125。 0140 在调整曝光时段的情况下使用放电晶体管122。 具体地， 当在任意时刻开始曝光时 段时， Hi OFG信号被提供给放电晶体管122的栅极， 放电晶体管122导通， 然后至此为止累积 于光电转换元件121中的电荷被排出。 结果， 在放。

44、电晶体管122被关断之后， 曝光时段开始。 0141 传输晶体管123将由光电转换元件121产生的电荷传输到FD 125。 复位晶体管124 将保持在FD 125中的电荷复位， 即， 将FD 125的电压(FD电压)复位。 FD 125连接到差分输入 电路61的晶体管82的栅极， 并且FD 125的电压作为像素信号SIG被提供给晶体管82的栅极。 差分输入电路61的晶体管82也起到像素电路41的放大晶体管的作用。 0142 复位晶体管124的源极连接到差分输入电路61的晶体管82的栅极和FD 125， 复位 晶体管124的漏极连接到晶体管82的漏极。 因此， 没有用于复位FD 125的电压的固。

45、定复位电 压。 这是因为： 通过控制差分输入电路61的电路状态， 能够使用基准信号REF来任意地设定 用于复位FD 125的电压的复位电压。 0143 注意， 也可以采用如下构造： 其中， 由多个像素21提供AD转换电路42。 0144 例如， 当四个像素21A至21D共享一个AD转换电路42时， 如图5所示， 四个像素21A至 21D分别设置有像素电路41A至41D。 像素电路41A至41D分别设置有光电转换元件121q、 放电 晶体管122q和传输晶体管123q。 另一方面， 四个像素21A至21D共享复位晶体管124和FD125。 0145 0146 如图4和5所示， 在差分输入电路61。

46、中， FD 125的电压(比较目标电压)与源极公共 MOS差分对的晶体管82的栅极(其是差分输入电路61的一个输入)直接直流耦合， 而REF电压 与源极公共MOS差分对的晶体管81的栅极(其是差分输入电路61的另一个输入)直接直流耦 合， 并且将FD 125的电压与REF电压进行比较。 差分输入电路61的这种构造也被称为FD直接 耦合比较器61或简称为比较器61。 0147 由于AD转换电路42的面积限制， 因此这种差分对的晶体管81和82由面积非常小的 MOS晶体管构成。 因此， 由MOS晶体管的特性变化引起的差分输入转换偏移较大。 为了消除该 偏移， FD 125不通过固定电压进行复位， 。

47、而是通过由差分对和有源负载构成的差分放大器 的输出来复位。 因此， 在复位操作中， 将FD 125的电压设置为基准信号REF的复位电压Vrst 和差分偏移电压Vofst之和(Vrst+Vofst)。 在以此为起点进行复位之后的转换序列中， 差分 偏移电压Vofst几乎被抵消， 因此， 能够防止电荷传输之前的比较器输出反转时间， 即P相数 据由于偏移变化而分布在较宽的范围内。 0148 然而， 复位操作伴随着一种称为馈通的现象。 当向复位晶体管124的栅极施加高电 说明书 8/42 页 11 CN 111630844 A 11 压时， FD 125的电压是复位电压Vrst和差分偏移电压Vofst。

48、之和(Vrst+Vofst)。 当复位晶体 管124的栅极转变为低电压以结束复位操作时， FD 125的电压由于馈通而转变为低于复位 电压Vrst和差分偏移电压Vofst之和(Vrst+Vofst)的电压(Vrst+Vofst-Vft)。 当在复位晶 体管124的栅极接口处累积的一部分沟道电荷移至FD 125时， 并且当复位晶体管124的栅极 信号的电压变化由于寄生电容而通过耦合到达FD 125时， 产生馈通下降电压Vft。 下降电压 Vft是复位晶体管124的电路元件尺寸、 放大器电路偏置、 栅极幅度、 下降速度和温度等的函 数， 并且进行变化。 0149 能够从光电转换元件121传输到FD。

49、 125的最大电荷量， 即， 饱和电荷由复位操作之 后FD 125的电压(Vrst+Vofst-Vft)确定。 此外， 在AD转换操作期间流入FD 125并在AD转换 中变成噪声的暗电流也取决于该电压(Vrst+Vofst-Vft)。 因此， 复位操作之后FD 125的电 压(Vrst+Vofst-Vft)对于AD转换操作来说是非常重要的参数。 0150 此外， 如果在复位操作之后FD 125的电压发生不可预测的变化， 那么需要增加 RAMP在AD转换操作中扫描REF电压的电压范围(扫描范围)， 这会导致AD转换时间增加。 因 此， 期望将复位操作之后的FD 125的电压(Vrst+Vofst。

50、-Vft)尽可能精确地控制为期望电 压。 0151 差分偏移电压Vofst是在每个AD转换电路中唯一变化的电压， 但是在集成在一个 固态成像元件1中的所有AD转换电路42中， 馈通下降电压Vft是近似相同的值， 并且其绝对 值比差分偏移电压Vofst大几个数量级。 因此， 如果将REF电压提供给所有AD转换电路42或 与某些部分共同提供REF电压的DAC电路25产生期望的复位电压Vrst， 则能够将复位操作之 后的FD电压(复位FD电压)控制为几乎预期的电压。 固态成像元件1的DAC电路25被配置为将 复位FD电压控制为期望电压， 并且产生REF信号， 该REF信号能够对分布式复位FD电压进行。