半导体存储装置以及方法.pdf

《半导体存储装置以及方法.pdf》由会员分享，可在线阅读，更多相关《半导体存储装置以及方法.pdf（28页完成版）》请在专利查询网上搜索。

1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910729765.1 (22)申请日 2019.08.08 (30)优先权数据 2019-040269 2019.03.06 JP (71)申请人 东芝存储器株式会社 地址 日本东京都 (72)发明人 松并绚也 (74)专利代理机构 永新专利商标代理有限公司 72002 代理人 徐殿军 (51)Int.Cl. G11C 11/22(2006.01) (54)发明名称 半导体存储装置以及方法 (57)摘要 实施方式提供了一种半导体存储装置， 其中 能执行适当的读取操作并由此。

2、延长了寿命。 根据 一种实施方式， 半导体存储装置包括第一配线、 连接至第一配线的第一电阻变化元件、 连接至第 一电阻变化元件的第一非线性元件、 和连接至第 一非线性元件的第二配线。 在第一电阻变化元件 的读取操作中， 将第一配线和第二配线之间的电 压增加到第一电压， 并且在第一配线和第二配线 之间的电压增加到第一电压之后， 将第一配线和 第二配线之间的电压增加到大于第一电压的第 二电压。 权利要求书2页 说明书11页 附图14页 CN 111667864 A 2020.09.15 CN 111667864 A 1.一种半导体存储装置， 包括： 第一配线； 连接至所述第一配线的第一电阻变化元件。

3、； 连接至所述第一电阻变化元件的第一非线性元件； 和 连接至所述第一非线性元件的第二配线， 其中， 所述半导体存储装置配置成使得在所述第一电阻变化元件的读取操作中， 基于与所述半导体存储装置的多个读取阈值电压对应的直方图， 在所述第一配线和所 述第二配线之间施加的电压增加到第一电压， 以及 响应于所述第一配线和所述第二配线之间施加的所述电压增加到所述第一电压， 在所 述第一配线和所述第二配线之间施加的所述电压基于所述直方图增加到大于所述第一电 压的第二电压。 2.根据权利要求1所述的半导体存储装置， 进一步包括： 第三配线； 连接至所述第三配线的第二电阻变化元件； 连接至所述第二电阻变化元件的。

4、第二非线性元件； 和 连接至所述第二非线性元件的第四配线， 其中， 所述半导体存储装置配置成使得在所述第二电阻变化元件的读取操作中， 在所述第三配线和所述第四配线之间施加的电压增加到所述第一电压， 以及 响应于所述第三配线和所述第四配线之间施加的所述电压增加到所述第一电压， 将所 述第三配线和所述第四配线之间施加的所述电压保持在小于所述第二电压的电压。 3.一种半导体存储装置， 包括： 第一配线； 连接至所述第一配线的第一电阻变化元件； 连接至所述第一电阻变化元件的第一非线性元件； 连接至所述第一非线性元件的第二配线； 和 连接至所述第一配线和所述第二配线的外围电路， 其中， 在所述第一电阻变。

5、化元件的读取操作中， 所述外围电路， 根据与所述半导体存储装置的多个读取阈值电压对应的直方图， 增大所述第一配线和 所述第二配线之间的电压， 直至流过所述第一电阻变化元件的电流大于第一电流。 4.根据权利要求3所述的半导体存储装置， 其中， 所述第一电阻变化元件包括磁阻元件。 5.根据权利要求3所述的半导体存储装置， 其中， 所述第一非线性元件包含硫族元素。 6.根据权利要求3所述的半导体存储装置， 其中， 所述第一非线性元件包括含有银(Ag)和铜(Cu)中的至少一种的金属层、 以及绝缘层。 7.根据权利要求1所述的半导体存储装置， 其中， 响应于确定流过所述第一非线性元件的电流小于电流阈值，。

6、 使在所述第一配线和所述 第二配线之间施加的所述电压增加到所述第二电压。 8.根据权利要求7所述的半导体存储装置， 其中， 权利要求书 1/2 页 2 CN 111667864 A 2 基于所述第一非线性元件的电流-电压特性预先确定所述电流阈值。 9.根据权利要求2所述的半导体存储装置， 其中， 所述第一电阻变化元件和所述第二电阻变化元件中的每一个包括磁阻元件。 10.根据权利要求2所述的半导体存储装置， 其中， 所述第一非线性元件和所述第二非线性元件中的每一个包含硫族元素。 11.根据权利要求2所述的半导体存储装置， 其中， 所述第一非线性元件和所述第二非线性元件中的每一个包括含有银(Ag)。

7、和铜(Cu)中 的至少一种的金属层， 或绝缘层。 12.根据权利要求3所述的半导体存储装置， 其中， 所述外围电路进一步， 当确定了流过所述第一电阻变化元件的电流大于所述第一电流时， 在确定流过所述第 一电阻变化元件的电流小于第二电流的时候输出第一信号， 并且在确定流过所述第一电阻 变化元件的电流大于所述第二电流的时候输出第二信号。 13.一种方法， 包括： 根据与多个存储单元的多个读取阈值电压对应的直方图选择第一电压， 其中每个存储 单元包括相互连接的电阻变化元件和非线性元件； 向所述多个存储单元中的一个施加所述第一电压； 将流过所述存储单元的电流与第一电流阈值进行比较； 基于上述比较， 根。

8、据所述直方图选择性地将所述第一电压增加到第二电压， 直至所述 电流大于等于所述第一电流阈值； 以及 基于将所述电流与第二电流阈值进行的比较， 输出在所述存储单元中储存的数据的状 态。 权利要求书 2/2 页 3 CN 111667864 A 3 半导体存储装置以及方法 0001 相关申请的交叉引用 0002 本申请基于并要求2019年3月6日提交的日本专利申请No.2019-040269的优先权， 其通过引用全文并入本申请。 技术领域 0003 本文记载的实施方式总体上涉及一种半导体存储装置。 背景技术 0004 已知的半导体存储装置包括第一配线、 连接到第一配线的第一电阻变化元件、 连 接到。

9、第一电阻变化元件的第一非线性元件、 以及连接到第一非线性元件的第二配线。 发明内容 0005 实施方式提供了一种半导体存储装置， 其中能执行适当的读取操作并由此延长了 寿命。 0006 总的来说， 根据一种实施方式， 半导体存储装置包括第一配线、 连接至所述第一配 线的第一电阻变化元件、 连接至所述第一电阻变化元件的第一非线性元件、 和连接至所述 第一非线性元件的第二配线。 在所述第一电阻变化元件的读取操作中， 所述第一配线和所 述第二配线之间的电压增加到第一电压， 并且在所述第一配线和所述第二配线之间的电压 增加到第一电压之后， 所述第一配线和所述第二配线之间的电压增加到大于所述第一电压 的。

10、第二电压。 0007 根据一种实施方式， 半导体存储装置包括第一配线、 连接至所述第一配线的第一 电阻变化元件、 连接至所述第一电阻变化元件的第一非线性元件、 连接至所述第一非线性 元件的第二配线、 和连接至所述第一配线和所述第二配线的外围电路。 在所述第一电阻变 化元件的读取操作中， 所述外围电路增大所述第一配线和所述第二配线之间的电压， 直至 流过所述第一电阻变化元件的电流大于第一电流， 并且在流过所述第一电阻变化元件的电 流大于所述第一电流之后的预定时刻， 所述外围电路在流过所述第一电阻变化元件的电流 小于第二电流时输出第一信号， 在流过所述第一电阻变化元件的电流大于所述第二电流时 输出。

11、第二信号。 附图说明 0008 图1是示出根据第一实施方式的半导体存储装置的一部分的配置的示意性框图。 0009 图2是示出存储单元阵列的一部分的配置的示意电路图。 0010 图3是示出存储单元阵列的一部分的配置的示意性立体图。 0011 图4是存储单元的示意性立体图。 0012 图5是磁阻元件的示意性剖面图。 0013 图6是示出根据第一实施方式的写入操作的时序图。 说明书 1/11 页 4 CN 111667864 A 4 0014 图7是示出根据第一实施方式的擦除操作的时序图。 0015 图8是示出磁阻元件的电流-电压特性的示意图表。 0016 图9是示出非线性元件的电流-电压特性的示意。

12、图表。 0017 图10是示出存储单元的电流-电压特性的示意图表。 0018 图11是示出存储单元的电流-电压特性的变化的示意图表。 0019 图12是示出根据第一实施方式的读取操作的直方图。 0020 图13是示出该读取操作的流程图。 0021 图14是示出该读取操作的时序图。 0022 图15是根据第二实施方式的磁阻元件的示意性剖面图。 0023 图16是示出根据第二实施方式的写入操作的时序图。 0024 图17是根据变型例的存储单元的示意性立体图。 0025 图18是示出根据变型例的读取操作的时序图。 0026 图19是示出根据变型例的读取操作的时序图。 0027 图20是示出根据变型例。

13、的读取操作的时序图。 具体实施方式 0028 下文将参考附图详细描述根据实施方式的半导体存储装置。 以下实施方式仅是示 例， 并不旨在限制本发明。 0029 在本说明书中， 将与衬底表面平行的预定方向称为X方向， 将与衬底表面平行且垂 直于X方向的方向称为Y方向， 将与衬底表面垂直的方向称为Z方向。 0030 在本说明书中， 沿预定平面的方向可以被称为第一方向， 沿着预定平面与第一方 向相交的方向可以被称为第二方向， 并且与预定平面相交的方向可以被称为第三方向。 第 一方向、 第二方向和第三方向可以对应于或不对应于X方向、 Y方向和Z方向。 0031 在本说明书中， 诸如 “向上” 和 “向下。

14、” 的表述是基于衬底的。 例如， 当第一方向与衬 底的表面相交时， 沿第一方向远离衬底的方向被称为向上， 沿第一方向接近衬底的方向被 称为向下。 此外， 当提及某种构造的下表面或下端时， 其意指在该构造的衬底侧的表面或端 部， 并且当提及上表面或上端时， 其意指在与该构造的衬底相对的一侧的表面或端部。 另 外， 与第二方向或第三方向相交的表面被称为侧表面。 0032 此外， 在本说明书中， 当描述第一构造与第二构造 “电连接” 时， 第一构造可以直接 连接至第二构造， 并且第一构造也可以经由配线、 半导体部件、 晶体管等连接至第二构造。 例如， 当三个晶体管串联连接时， 即使第二晶体管处于OF。

15、F状态， 第一晶体管也 “电连接” 至 第三晶体管。 0033 并且， 在本说明书中， 当描述第一构造与第二构造 “电绝缘” 时， 其例如意味着在第 一构造和第二构造之间设置绝缘膜等的状态， 并且没有触点、 配线或类似物连接第一构造 和第二构造。 0034 并且， 在本说明书中， 当描述电路等 “导通” 两个配线或类似物时， 这例如意味着电 路等包括晶体管或类似元件， 晶体管或类似元件布置在两个配线之间的电流路径中并且变 为ON状态。 0035 下面将参照附图描述根据实施方式的半导体存储装置的电路配置。 以下附图是示 说明书 2/11 页 5 CN 111667864 A 5 意性的， 并且为。

16、了便于说明， 可以省略配置的一部分。 0036 (第一实施方式) 0037 (配置) 0038 图1是根据第一实施方式的半导体存储装置的框图。 根据本实施方式的半导体存 储装置1包括： 包括多个存储单元MC的存储单元阵列11； 从存储单元阵列11中选择所需的存 储单元MC的行解码器12和列解码器13； 上位块解码器14(higher block decoder)， 其分别 向行解码器12和列解码器13提供行地址和列地址； 向半导体存储装置1的每个单元供电的 电源15； 和控制上述元件的控制电路16。 0039 存储单元阵列11包括多个存储单元MC、 多个字线WL和多个位线BL。 行解码器12包。

17、 括开关电路， 该开关电路连接到多个字线WL并使与行地址相对应的字线WL与电压供给线导 通。 列解码器13包括开关电路， 该开关电路连接到多个位线BL并使与列地址相对应的位线 BL与电压供给线导通。 另外， 列解码器13包括检测位线BL的电流或电压的读出放大器电路。 电源15包括升压电路， 例如电荷泵电路， 其升高电源电压并将升高后的电源电压输出至电 压供给线； 和降压电路， 其降低电源电压并将降低的电压输出至电压供给线。 控制电路16包 括控制元件的定序器。 0040 图2是表示存储单元阵列11的结构的示意电路图。 图3是示出存储单元阵列11的构 造的示意性立体图。 0041 例如， 如图3。

18、所示， 存储单元阵列11包括沿X方向和Y方向延伸的多个位线BL、 沿Y方 向和X方向延伸的多个字线WL、 以及对应于位线BL和字线WL布置在X方向和Y方向上的多个 存储单元MC。 在图2的示例中， 存储单元MC的阳极连接到位线BL， 并且存储单元MC的阴极连 接到字线WL。 存储单元MC包括磁阻元件MR和非线性元件NO。 磁阻元件MR用作记录1比特或多 比特数据的电阻变化元件。 非线性元件NO用作选择器， 其选择性地向所选择的存储单元MC 中的电阻变化元件施加电压或使电流流到该电阻变化元件。 0042 图4是根据本实施方式的存储单元MC的示意性立体图。 0043 在图4中， 存储单元MC包括在。

19、Z方向上依次层叠的导电层21、 导电层22、 非线性层 23、 导电层24、 磁阻层25、 导电层26和导电层27。 0044 导电层21起到位线BL的作用。 例如， 导电层21可以是氮化钛(TiN)和钨(W)的叠层 膜， 或者也可以是掺杂有诸如磷(P)的N型杂质的多晶硅。 0045 导电层22用作存储单元MC的阳极。 例如， 导电层22可以与导电层21包含相同的材 料。 导电层22具有防止元素从非线性层23扩散的功能。 0046 非线性层23起非线性元件NO的作用。 例如， 当将小于预定阈值电压的电压施加到 非线性层23(如跨越非线性层)时， 非线性层23进入高电阻状态。 当施加至非线性层2。

20、3的电 压达到预定阈值电压时， 非线性层23处于低电阻状态， 并且流过非线性层23的电流增加了 多个量级。 当施加至非线性层23的电压下降到低于预定的保持电压时， 非线性层23再次进 入高电阻状态。 0047 例如， 非线性层23包含至少一种硫族元素。 非线性层23例如还可以包含硫族化物， 其是含有硫属元素的化合物。 另外， 非线性层23可以含有选自由B、 Al、 Ga、 In、 C、 Si、 Ge、 Sn、 As、 P和Sb组成的组中的至少一种元素。 0048 本文使用的术语 “硫族元素” 不包括属于元素周期表中第十六组的元素中的氧 说明书 3/11 页 6 CN 111667864 A 6。

21、 (O)。 例如， 硫族元素包括硫(S)、 硒(Se)和碲(Te)。 0049 非线性层23可以包括含有银(Ag)和铜(Cu)中的至少一种的金属层， 或者可以包括 绝缘层。 另外， 非线性层23可以具有包括含有硫族元素的层、 含有银和铜中的至少一种的金 属层、 和绝缘层的层叠结构。 0050 导电层24起到连接非线性元件NO和磁阻元件MR的电极的作用。 例如， 导电层24可 以与导电层21包含相同的材料。 导电层24具有防止元素从非线性层23扩散的功能。 0051 磁阻层25起到磁阻元件MR的作用。 稍后将参考图5描述磁阻层25的配置。 0052 导电层26起到存储单元MC的阴极的作用。 例如。

22、， 导电层26可以与导电层21包含相 同的材料。 0053 导电层27起到字线WL的作用。 例如， 导电层27可以与导电层21包含相同的材料。 0054 图5是根据本实施方式的磁阻层25(磁阻元件MR)的示意性剖面图。 0055 根据本实施方式的磁阻层25(磁阻元件MR)包括在Z方向上连续层叠的基底层31、 磁化自由层32、 隧道绝缘层33、 第一磁化固定层34、 间隔层35、 第二磁化固定层36、 间隔层 37、 转变消除层38和盖层39。 0056 基底层31为由非磁性材料构成的绝缘层。 例如， 基底层31可以包含氧化镁(MgO)， 并且还可以包含其他元素。 0057 磁化自由层32为由铁。

23、磁材料构成的导电层。 磁化自由层32具有垂直于膜表面(Z方 向)的易磁化轴方向。 磁化自由层32例如可以包含钴铁硼(CoFeB)或硼化铁(FeB)， 并且还可 以包含其他元素。 0058 磁化自由层32被配置成记录数据。 例如， 在磁化自由层32的磁化方向平行于第一 磁化固定层34的磁化方向(在所示示例中为向上方向)的状态下(在下文中， 该状态被称为 “平行状态” )， 包括磁化自由层32、 隧道绝缘层33和第一磁化固定层34的隧道结处于低电阻 状态。 另一方面， 当磁化自由层32的磁化方向(在所示示例中为向下方向)与第一磁化固定 层34的磁化方向反平行(或相反)时(下文中该状态称为 “反平行。

24、状态” )， 由于隧道磁阻效应 (TMR)， 隧道结处于高电阻状态。 例如， 在低电阻状态下分配数据 “0” ， 在高电阻状态下分配 数据 “1” 。 0059 例如， 在磁化自由层32中， 上表面的面积小于下表面的面积。 磁化自由层32包括以 锥角 SL( 0)逐渐变细的部分。 磁化自由层32的锥形部分例如设置在与基底层31的界面 附近。 0060 隧道绝缘层33是由非磁性材料构成的绝缘层。 隧道绝缘层33例如可以包含氧化镁 (MgO)， 并且还可以包含其他元素。 0061 第一磁化固定层34是铁磁材料的导电层。 第一磁化固定层34具有垂直于膜表面(Z 方向)的易磁化轴方向。 在所示的示例中。

25、， 第一磁化固定层34的磁化方向为向上方向。 第一 磁化固定层34例如可包含含有选自钴、 铁或镍(Ni)的元素以及选自硼(B)、 磷(P)、 碳(C)或 氮(N)的元素的化合物， 并且还可以包含其他元素。 0062 例如， 在第一磁化固定层34中， 上表面的面积小于下表面的面积。 第一磁化固定层 34包括以锥角 IRL( 0)逐渐变细的部分。 第一磁化固定层34的锥形部分例如设置在与间 隔层35的界面附近。 0063 间隔层35是由非磁性材料构成的导电层。 间隔层35例如可包含钽(Ta)、 铪(Hf)、 钨 说明书 4/11 页 7 CN 111667864 A 7 (W)、 锆(Zr)、 钼。

26、(Mo)、 铌(Nb)、 和钛(Ti)中的至少一种， 并且还可以包含其他元素。 0064 第二磁化固定层36是铁磁材料构成的导电层。 第二磁化固定层36具有垂直于膜表 面(Z方向)的易磁化轴方向。 第二磁化固定层36的磁化方向在稳定状态下平行于第一磁化 固定层34的磁化方向。 在所示的示例中， 第二磁化固定层36的磁化方向是向上方向。 第二磁 化固定层36例如可以包含钴铂(CoPt)、 钴镍(CoNi)、 或钴钯(CoPd)， 并且还可以包含其他元 素。 0065 间隔层37是非磁性材料构成的导电层。 间隔层37例如可以包含钌(Ru)、 锇(Os)、 铱 (Ir)、 钒(V)、 或铬(Cr)，。

27、 并且还可以包含其他元素。 0066 转变消除层38是铁磁材料构成的导电层。 转变消除层38在垂直于膜表面的方向(Z 方向)上具有易磁化轴方向。 在稳定状态下， 转变消除层38的磁化方向与第一磁化固定层34 的磁化方向反平行。 在所示的示例中， 转变消除层38的磁化方向是向下方向。 转变消除层38 例如可以包含钴铂合金(CoPt)、 钴镍合金(CoNi)、 或钴钯合金(CoPd)， 并且还可以包含其他 元素。 0067 盖层39是由非磁性材料构成的导电层。 盖层39例如可以包含铂(Pt)、 钨(W)、 钽 (Ta)、 和钌(Ru)中的至少一种， 并且还可以包含其他元素。 0068 (操作) 0。

28、069 接下来， 将描述根据本实施方式的半导体存储装置的操作。 0070 (写入操作) 0071 首先， 将参考图6等描述将存储单元MC从高电阻状态变为低电阻状态的写入操作。 图6是示出在写入操作中字线WL和位线BL的电压的示意性时序图。 0072 在写入操作中， 例如， 从时刻T10到时刻T11， 所选择的字线WL的电压被设定为电压 VSS(0V)， 所选择的位线BL的电压被设定为电压Vw0(VSS)， 并且将未选择的字线WL和未 选择的位线BL的电压设定为电压1/2Vw0。 0073 将电压Vw0施加至与所选择的字线WL和所选择的位线BL连接的所选择的存储单元 MC， 非线性层23(图4)。

29、进入低电阻状态， 并且电流从所选择的位线BL流到所选择的字线WL。 0074 因此， 与转变消除层38(图5)的磁化方向(向下方向)对应的自旋力矩(spin torque)从转变消除层38注入第二磁化固定层36和第一磁化固定层34。 此时的自旋力矩不 具有能够反转第二磁化固定层36和第一磁化固定层34的磁化方向的大小。 因此， 第二磁化 固定层36和第一磁化固定层34的磁化方向保持在稳定状态下磁化方向(向上方向)上。 0075 此外， 与第一磁化固定层34(图5)的磁化方向(向上方向)对应的自旋力矩从第一 磁化固定层34注入磁化自由层32。 此时自旋力矩的大小能够反转磁化自由层32的磁化方 向。

30、。 因此， 磁化自由层32的磁化方向平行于第一磁化固定层34的磁化方向(向上方向)。 磁化 自由层32的磁化方向在时刻T11和该时刻之后保持在向上方向上。 0076 通过未选择的字线WL和未选择的位线BL中的至少一个， 将电压1/2Vw0或VSS同时 施加到未选择的存储单元MC。 在这种情况下， 非线性层23(图4)处于高电阻状态， 并且几乎 没有电流在未选择的存储单元MC中流动。 0077 (擦除操作) 0078 接下来， 将参考图7等描述将存储单元MC从低电阻状态改变为高电阻状态的擦除 操作。 图7是示出擦除操作中字线WL和位线BL的电压的示意性时序图。 说明书 5/11 页 8 CN 1。

31、11667864 A 8 0079 例如， 在擦除操作中， 从时刻T20到时刻T21， 所选择的字线WL的电压被设定为电压 VSS(0V)， 所选择的位线BL的电压被设定为电压Vw1(Vw0)， 并且将未选择的字线WL和未 选择的位线BL的电压设定为电压1/2Vw1。 0080 将电压Vw1施加至与所选择的字线WL和所选择的位线BL连接的所选择的存储单元 MC， 非线性层23(图4)进入低电阻状态， 并且电流从所选择的位线BL流到所选择的字线WL。 0081 因此， 与转变消除层38(图5)的磁化方向(向下方向)对应的自旋力矩从转变消除 层38注入到第二磁化固定层36和第一磁化固定层34。 此。

32、时自旋力矩的大小使第二磁化固定 层36和第一磁化固定层34的磁化方向反转。 从而， 第二磁化固定层36和第一磁化固定层34 的磁化方向被暂时反转。 0082 此外， 与第一磁化固定层34(图5)的磁化方向(向下方向)对应的自旋力矩从第一 磁化固定层34注入磁化自由层32。 此时自旋力矩具有使磁化自由层32的磁化方向反转的大 小。 因此， 磁化自由层32的磁化方向平行于第一磁化固定层34的磁化方向(向下方向)。 磁化 自由层32的磁化方向在时刻T21和该时刻之后保持在向下方向上。 另一方面， 第一磁化固定 层34和第二磁化固定层36的磁化方向在时刻T21和该时刻之后返回到向上方向。 0083 通。

33、过未选择的字线WL和未选择的位线BL中的至少一个， 将电压1/2Vw1或VSS同时 施加至未选择的存储单元MC。 在这种情况下， 非线性层23(图4)处于高电阻状态， 并且几乎 没有电流在未选择的存储单元MC中流动。 0084 (读取操作) 0085 接下来， 将描述从存储单元MC读出数据的读取操作。 0086 首先， 将参照图8至图10描述存储单元MC的电流-电压特性。 0087 图8是表示磁阻元件MR的电流-电压特性的示意图表。 横轴表示磁阻元件MR的阴极 和阳极之间的电压VMR。 纵轴表示在对数轴中在磁阻元件MR中流动的电流IMR。 0088 图中用P所示的特性表示磁阻元件MR在平行状态。

34、下的特性。 图中AP所示的特性表 示磁阻元件MR在反平行状态下的特性。 如上所述， 磁阻元件MR在反平行状态下的电阻值大 于磁阻元件MR在平行状态下的电阻值。 0089 图9是表示非线性元件NO的电流-电压特性的示意图表。 横轴表示非线性元件NO的 阴极和阳极之间的电压VNO。 纵轴表示在对数轴中在非线性元件NO中流动的电流INO。 0090 在电流INO小于预定电流值IthNO的范围内， 电压VNO随着电流INO的增大而单调增加。 当电流INO达到电流值IthNO时， 电压VNO达到电压VthNO。 0091 在电流INO大于电流值IthNO并小于电流值IholdNO的范围内， 电压VNO随。

35、着电流INO的增 大而单调减小。 当电流INO达到电流值IholdNO时， 电压VNO达到电压VholdNO。 0092 在电流INO大于电流值IholdNO的范围内， 电压VNO随着电流INO的增大而单调增加。 0093 图10是示出存储单元MC的电流-电压特性的示意图表(例如， 当将磁阻元件MR连接 到非线性元件NO时)。 横轴表示单元电压Vcell， 其是所选择的存储单元MC的阴极和阳极之 间的电压差。 纵轴表示在对数轴上流向选定的存储单元MC的单元电流Icell。 0094 在单元电流Icell小于预定电流值Ith的范围内， 单元电压Vcell随着单元电流 Icell的增大而单调增加。。

36、 当单元电流Icell达到电流值Ith时， 存储单元MC的单元电压Vcell 达到电压Vth。 0095 在单元电流Icell大于电流值Ith且小于电流值Ihold的范围内， 单元电压Vcell随着 说明书 6/11 页 9 CN 111667864 A 9 单元电流Icell的增大而单调减小。 当单元电流Icell达到电流值Ihold时， 存储单元MC的单 元电压Vcell达到电压Vhold。 0096 在单元电流Icell大于电流值Ihold的范围内， 单元电压Vcell随着单元电流Icell 的增大而单调增加。 当单元电压Vcell为大于电压Vth的电压Vread时， 大于预定电流I2的。

37、电 流在处于低电阻状态的包括磁阻元件MR的存储单元MC中流动， 而小于预定电流I2的电流在 处于高电阻状态的包括磁阻元件MR的存储单元MC中流动。 0097 因此， 对于读取操作， 单元电压Vcell被设定为电压Vread， 当单元电流Icell大于 电流I2时， 输出数据 “0” (其对应于处于低电阻状态的磁阻元件MR)， 而当单元电流Icell小 于电流I2时， 输出数据 “1” (其对应于处于高电阻状态的磁阻元件MR)。 0098 这里， 存储单元阵列11(图2)中的多个存储单元MC之间的非线性元件NO的电特性 可以存在变化。 例如， 如图11所示， 一个存储单元MC中的非线性层23(图。

38、4)可以通过施加电 压VthL而进入低电阻状态， 而另一个存储单元MC中的非线性层23可以不进入低电阻状态， 直 到施加大于电压VthL的电压VthH。 0099 例如， 当使用电压VthL和电压VthH之间的电压Vread_L执行读取操作时， 在对存储单 元MC的一部分的读取操作中非线性层23不进入低电阻状态， 并且不能读取这种存储单元MC 的数据。 另一方面， 当使用大于电压VthH的电压Vread_H执行读取操作时， 过大的电压被施加 到存储单元MC的一部分的磁阻层25(图5)， 并且会在隧道绝缘层33等中出现缺陷。 0100 因此， 在本实施方式中， 增大单元电压Vcell， 直至非线。

39、性层23进入低电阻状态， 并 且在非线性层23进入低电阻状态的时刻以及在该时刻之后， 基于单元电流Icell确定记录 在存储单元MC中的数据。 0101 根据这种方法， 能够通过在读取操作中使用合适的电压使非线性层23进入低电阻 状态来实现读取操作。 此外， 由于可以在所选择的存储单元MC的非线性层23处于低电阻状 态的时刻终止施加电压， 所以能防止施加大于等于所选择的存储单元MC所必需的值的电 压。 因此， 能够延长半导体存储装置的寿命。 0102 接下来， 将更详细地描述根据本实施方式的读取操作。 0103 图12是示出根据本实施方式的读取操作的图表。 图12是示出存储单元阵列11中的 电。

40、压Vth的变化的直方图。 横轴表示单元电压Vcell。 纵轴表示在预定的单元电压Vcell下包 括处于低电阻状态的非线性层23(图4)的存储单元MC的数量。 0104 此外， 图12示出了在根据本实施方式的读取操作中使用的电压Vread_1至Vread_N (N是2或更大的整数)。 在所示的示例中， 电压Vread_K(K是大于等于1并且小于等于N-1的整 数)小于电压Vread_K+1。 另外， 电压Vread_1大于电压Vth的分布的下尾(lower tail)部， 并 且电压Vread_N大于电压Vth的分布的上尾(upper tail)部。 电压Vread_N可以小于电压Vw0 (图6。

41、)。 0105 图13是说明根据本实施方式的读取操作的流程图。 所示操作例如通过控制电路16 (图1)中的定序器、 寄存器和固件来实现。 0106 在步骤S11中， 将变量n设定为1。 变量n例如储存在控制电路16中的寄存器中。 0107 在步骤S12中， 将单元电压Vcell设定为电压Vread_n。 例如， 控制电路16通过定序 器等参照变量n将控制信号输出到电源15。 电源15根据变量n并基于控制信号产生电压 Vread_n， 并将电压输出至电压供给线。 列解码器13使电压供给线与所选择的位线BL导通， 说明书 7/11 页 10 CN 111667864 A 10 并向所选择的位线BL。

42、提供电压Vread_n。 行解码器12向所选择的字线WL提供电压VSS。 在步 骤S12中， 可将未选择的位线BL和未选择的字线WL的电压设定为电压1/2Vread_n， 或可设定 为电压1/2Vread_N(参见图12)。 0108 在步骤S13中， 确定单元电流Icell是否大于等于电流I1。 例如， 电流I1设定在大于 等于图10中的电流Ith且小于等于电流Ihold的范围内。 例如从列解码器13中的读出放大器电 路输出指示单元电流Icell是否大于等于电流I1的数据， 并且基于该数据执行上述确定。 当 单元电流Icell不大于等于电流I1时， 过程进入步骤S14。 当单元电流Icell。

43、大于等于电流I1 时， 过程进入步骤S15。 0109 例如， 在步骤S14中， 确定变量n是否达到N。 当变量n未达到N时， 将1加到变量n， 并 且过程进入步骤S12。 例如， 当变量n达到N时， 输出指示读取操作未正常结束的信号， 并且终 止读取操作。 0110 在步骤S15中， 确定在施加有电压Vread_n的存储单元MC中流动的单元电流Icell 是否大于等于图10中的电流I2， 并且将单元电压Vcell设定为VSS。 例如从列解码器13中的 读出放大器电路输出指示单元电流Icell是否大于等于电流I2的数据， 并且基于该数据执 行上述确定。 当单元电流Icell不大于等于电流I2时。

44、， 输出数据 “1” ， 并结束读取操作。 当单 元电流Icell大于等于电流I2时， 输出数据 “0” ， 并结束读取操作。 0111 图14是示出根据本实施方式的读取操作的示意性时序图。 0112 在时刻T30， 变量n被设定为1。 从而， 单元电压Vcell被设定为电压Vread_1。 此时， 在所选择的存储单元MC中， 非线性层23处于高电阻状态， 并且单元电流Icell小于电流I1。 0113 在时刻T31， 变量n被设定为2。 从而， 单元电压Vcell被设定为电压Vread_2。 此时， 在所选择的存储单元MC中， 非线性层23处于高电阻状态， 并且单元电流Icell小于电流I1。

45、。 0114 在时刻T32， 变量n被设定为3。 从而， 单元电压Vcell被设定为电压Vread_3。 此时， 在所选择的存储单元MC中， 非线性层23处于低电阻状态， 并且单元电流Icell大于电流I1。 这时， 当单元电流Icell不大于等于电流I2时， 输出数据 “1” 。 当单元电流Icell大于等于电 流I2时， 输出数据 “0” 。 0115 图14示出了在单元电压Vcell为电压Vread_2的时刻非线性层23(图4)未进入低电 阻状态、 并且在单元电压Vcell为电压Vread_3的时刻非线性层23进入低电阻状态的示例。 然而， 如上所述， 在存储单元阵列11中的多个存储单元。

46、MC中， 非线性层23的特性可以发生变 化。 因此， 在另一存储单元MC是所选择的存储单元MC时， 可能存在通过施加电压Vread_1或 电压Vread_2使非线性层23进入低电阻状态的情形， 并且可能存在通过施加电压Vread_3使 非线性层23不进入低电阻状态的情形。 在前一种情形中， 电压Vread_3不被施加到所选择的 存储单元MC。 在后一种情形中， 将电压Vread_4施加到所选择的存储单元MC。 换言之， 根据本 实施方式的读取方法， 在读取操作期间施加的最大电压可以根据存储单元MC而不同。 0116 (第二实施方式) 0117 接下来， 将参照图15和图16描述根据第二实施方式。

47、的半导体存储装置。 0118 在第一实施方式中， 将单极型磁阻元件MR描述为存储单元MC(图5)中的电阻变化 元件。 然而， 双极型电阻变化元件也可用作存储单元MC中的电阻变化元件。 例如， 图15所示 的磁阻层25包括磁化固定层41、 隧道绝缘层42、 和磁化自由层43。 0119 磁化固定层41是由铁磁材料构成的导电层。 磁化固定层41具有垂直于膜表面(Z方 说明书 8/11 页 11 CN 111667864 A 11 向)的易磁化轴方向。 在所示的示例中， 磁化固定层41的磁化方向是向下方向。 譬如， 磁化固 定层41可以包含能用于第一磁化固定层34(图5)的元素等。 0120 隧道绝。

48、缘层42是由非磁性材料构成的绝缘层。 隧道绝缘层42例如可以包含氧化镁 (MgO)， 并且还可以包含其他元素。 0121 磁化自由层43是由铁磁材料构成的导电层。 磁化自由层43具有垂直于膜表面(Z方 向)的易磁化轴方向。 譬如， 磁化自由层43可以包含能用于磁化自由层32的元素等。 0122 (操作) 0123 接下来， 将描述根据本实施方式的半导体存储装置的操作。 0124 (写入操作) 0125 首先， 将参考图16等描述将存储单元MC从高电阻状态变为低电阻状态的写入操 作。 图16是示出写入操作中字线WL和位线BL的电压的示意性时序图。 0126 例如， 在写入操作中， 从时刻T15到。

49、时刻T16， 将所选择的位线BL的电压设定为电压 VSS， 将所选择的字线WL的电压设定为电压Vw2(VSS)， 并且将未选择的字线WL和未选择的 位线BL的电压设定为电压1/2Vw2。 0127 将电压Vw0施加至与所选择的位线BL和所选择的字线WL连接的所选择的存储单元 MC， 非线性层23(图4)进入低电阻状态， 并且电流从所选择的字线WL流向所选择的位线BL。 0128 于是， 与磁化固定层41的磁化方向(向下方向)对应的自旋力矩被注入磁化自由层 43。 因而， 磁化自由层43的磁化方向平行于磁化固定层41的磁化方向。 0129 (擦除操作) 0130 接下来， 将描述将存储单元MC从。

50、低电阻状态变为高电阻状态的擦除操作。 0131 例如， 在擦除操作中， 字线WL和位线BL的电压以参照图7描述的方式设定。 因此， 电 流从所选择的位线BL流到所选择的字线WL。 0132 这里， 从字线WL向磁化自由层43供给的电子在磁化自由层43中自旋极化(spin- polarized)。 在自旋极化的电子中， 在与磁化固定层41(向下方向)相同的方向上被极化的 电子经由隧道绝缘层42注入磁化固定层41。 另一方面， 在与磁化固定层41相反的方向(向上 方向)上被极化的电子在隧道绝缘层42和磁化固定层41之间的界面处被反射， 并停留在磁 化自由层43中。 通过利用电子的这种自旋力矩， 磁。