移位寄存器及其驱动方法、栅极驱动电路.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910725627.6 (22)申请日 2019.08.07 (71)申请人 京东方科技集团股份有限公司 地址 100015 北京市朝阳区酒仙桥路10号 (72)发明人 史鲁斌周婷婷牛亚男张方振 (74)专利代理机构 北京安信方达知识产权代理 有限公司 11262 代理人 解婷婷曲鹏 (51)Int.Cl. G09G 3/20(2006.01) G11C 19/28(2006.01) (54)发明名称 一种移位寄存器及其驱动方法、 栅极驱动电 路 (57)摘要 一种移位寄存。

2、器及其驱动方法、 栅极驱动电 路， 其中， 移位寄存器包括： 上拉子电路用于在第 一输入端的控制下， 向上拉节点提供正扫信号端 的信号， 还用于在第二输入端的控制下， 向上拉 节点提供反扫信号端的信号； 输出子电路用于在 上拉节点的控制下， 向信号输出端提供时钟信号 端的信号； 下拉子电路用于在第一控制端或第二 控制端的控制下， 向下拉节点提供第一电源端的 信号， 还在于在第一输入端、 第二输入端和上拉 节点的控制下， 向下拉节点提供第二电源端的信 号； 降噪子电路用于在下拉节点的控制下， 向上 拉节点和信号输出端提供第二电源端的信号。 本 申请提供的技术方案提高了显示面板的工作稳 定性、 使。

3、用可靠性和显示效果。 权利要求书3页 说明书12页 附图8页 CN 110379352 A 2019.10.25 CN 110379352 A 1.一种移位寄存器， 其特征在于， 包括： 上拉子电路、 下拉子电路、 降噪子电路和输出子 电路； 所述上拉子电路， 分别与正扫信号端、 第一输入端、 第二输入端、 反扫信号端和上拉节 点连接， 用于在第一输入端的控制下， 向上拉节点提供正扫信号端的信号， 还用于在第二输 入端的控制下， 向上拉节点提供反扫信号端的信号； 所述输出子电路， 分别与上拉节点、 信号输出端和时钟信号端连接， 用于在上拉节点的 控制下， 向信号输出端提供时钟信号端的信号； 所。

4、述下拉子电路， 分别与第一控制端、 第二控制端、 第一电源端、 上拉节点、 第一输入 端、 第二电源端、 第二输入端和下拉节点连接， 用于在第一控制端或第二控制端的控制下， 向下拉节点提供第一电源端的信号， 还在于在第一输入端、 第二输入端和上拉节点的控制 下， 向下拉节点提供第二电源端的信号； 所述降噪子电路， 分别与下拉节点、 上拉节点、 信号输出端和第二电源端连接， 用于在 下拉节点的控制下， 向上拉节点和信号输出端提供第二电源端的信号。 2.根据权利要求1所述的移位寄存器， 其特征在于， 所述移位寄存器还包括： 复位子电 路； 所述复位子电路， 分别与复位信号端、 第二电源端和上拉节点。

5、连接， 用于在复位信号端 的控制下， 向上拉节点提供第二电源端的信号。 3.根据权利要求1所述的移位寄存器， 其特征在于， 所述第一控制端的信号和所述第二 控制端的信号互为反相信号； 所述正扫信号端和所述反扫信号端的信号互为反相信号。 4.根据权利要求1所述的移位寄存器， 其特征在于， 所述上拉子电路包括： 第一晶体管 和第二晶体管； 第一晶体管的控制极与第一输入端连接， 第一晶体管的第一极与正扫信号端连接， 第 一晶体管的第二极与上拉节点连接； 第二晶体管的控制极与第二输入端连接， 第二晶体管的第一极与反扫信号端连接， 第 二晶体管的第二极与上拉节点连接； 所述输出子电路包括： 第三晶体管和。

6、电容； 第三晶体管的控制极与上拉节点连接， 第三晶体管的第一极与时钟信号端连接， 第三 晶体管的第二极与信号输出端连接； 电容的第一端与上拉节点连接， 电容的第二端与信号输出端连接。 5.根据权利要求1所述的移位寄存器， 其特征在于， 所述下拉子电路包括： 第四晶体管、 第五晶体管、 第六晶体管、 第七晶体管和第八晶体管； 第四晶体管的控制极与第一控制端连接， 第四晶体管的第一极与第一电源端连接， 第 四晶体管的第二极与下拉节点连接； 第五晶体管的控制极与第二控制端连接， 第五晶体管的第一极与第一电源端连接， 第 五晶体管的第二极与下拉节点连接； 第六晶体管的控制极与第一输入端连接， 第六晶体。

7、管的第一极与下拉节点连接， 第六 晶体管的第二极与第二电源端连接； 第七晶体管的控制极与第二输入端连接， 第七晶体管的第一极与下拉节点连接， 第七 晶体管的第二极与第二电源端连接； 权利要求书 1/3 页 2 CN 110379352 A 2 第八晶体管的控制极与上拉节点连接， 第八晶体管的第一极与下拉节点连接， 第八晶 体管的第二极与第二电源端连接。 6.根据权利要求1所述的移位寄存器， 其特征在于， 所述降噪子电路包括： 第九晶体管 和第十晶体管； 第九晶体管的控制极与下拉节点连接， 第九晶体管的第一极与上拉节点连接， 第九晶 体管的第二极与第二电源端连接； 第十晶体管的控制极与下拉节点连。

8、接， 第十晶体管的第一极与信号输出端连接， 第十 晶体管的第二极与第二电源端连接。 7.根据权利要求2所述的移位寄存器， 其特征在于， 所述复位子电路包括： 第十一晶体 管； 第十一晶体管的控制极与复位信号端连接， 第十一晶体管的第一极与上拉节点连接， 第十一晶体管的第二极与第二电源端连接。 8.根据权利要求1所述的移位寄存器， 其特征在于， 所述移位寄存器包括： 复位子电路， 其中， 上拉子电路包括： 第一晶体管和第二晶体管； 输出子电路包括： 第三晶体管和电容； 下 拉子电路包括： 第四晶体管、 第五晶体管、 第六晶体管、 第七晶体管和第八晶体管； 降噪子电 路包括： 第九晶体管和第十晶体。

9、管； 复位子电路包括： 第十一晶体管； 第一晶体管的控制极与第一输入端连接， 第一晶体管的第一极与正扫信号端连接， 第 一晶体管的第二极与上拉节点连接； 第二晶体管的控制极与第二输入端连接， 第二晶体管的第一极与反扫信号端连接， 第 二晶体管的第二极与上拉节点连接； 第三晶体管的控制极与上拉节点连接， 第三晶体管的第一极与时钟信号端连接， 第三 晶体管的第二极与信号输出端连接； 电容的第一端与上拉节点连接， 电容的第二端与信号输出端连接； 第四晶体管的控制极与第一控制端连接， 第四晶体管的第一极与第一电源端连接， 第 四晶体管的第二极与下拉节点连接； 第五晶体管的控制极与第二控制端连接， 第五。

10、晶体管的第一极与第一电源端连接， 第 五晶体管的第二极与下拉节点连接； 第六晶体管的控制极与第一输入端连接， 第六晶体管的第一极与下拉节点连接， 第六 晶体管的第二极与第二电源端连接； 第七晶体管的控制极与第二输入端连接， 第七晶体管的第一极与下拉节点连接， 第七 晶体管的第二极与第二电源端连接； 第八晶体管的控制极与上拉节点连接， 第八晶体管的第一极与下拉节点连接， 第八晶 体管的第二极与第二电源端连接； 第九晶体管的控制极与下拉节点连接， 第九晶体管的第一极与上拉节点连接， 第九晶 体管的第二极与第二电源端连接； 第十晶体管的控制极与下拉节点连接， 第十晶体管的第一极与信号输出端连接， 第。

11、十 晶体管的第二极与第二电源端连接； 第十一晶体管的控制极与复位信号端连接， 第十一晶体管的第一极与上拉节点连接， 第十一晶体管的第二极与第二电源端连接。 权利要求书 2/3 页 3 CN 110379352 A 3 9.一种栅极驱动电路， 其特征在于， 包括多个级联的如权利要求18任一项所述的移 位寄存器。 10.一种移位寄存器的驱动方法， 其特征在于， 用于驱动如权利要求18任一项所述的 移位寄存器， 所述移位寄存器可执行正向扫描和反向扫描， 在移位寄存器执行正向扫描时， 所述方法包括： 上拉子电路在第一输入端的控制下， 向上拉节点提供正扫信号端的信号， 下拉子电路 在第一输入端、 第二输。

12、入端和上拉节点的控制下， 向下拉节点提供第二电源端的信号； 输出子电路在上拉节点的控制下， 向信号输出端提供时钟信号端的信号； 上拉子电路在第二输入端的控制下， 向上拉节点提供反扫信号端的信号； 下拉子电路 在第一控制端或第二控制端的控制下， 向下拉节点提供第一电源端的信号； 降噪子电路在下拉节点的控制下， 向上拉节点和信号输出端提供第二电源端的信号； 在移位寄存器执行反向扫描时， 所述方法包括： 上拉子电路在第二输入端的控制下， 向上拉节点提供反扫信号端的信号； 下拉子电路 在第二输入端、 第一输入端和上拉节点的控制下， 向下拉节点提供第二电源端的信号； 输出子电路在上拉节点的控制下， 向信。

13、号输出端提供时钟信号端的信号； 上拉子电路在第一输入端的控制下， 向上拉节点提供正扫信号端的信号； 下拉子电路 在第一控制端或第二控制端的控制下， 向下拉节点提供第一电源端的信号； 降噪子电路在下拉节点的控制下， 向上拉节点和信号输出端提供第二电源端的信号。 权利要求书 3/3 页 4 CN 110379352 A 4 一种移位寄存器及其驱动方法、 栅极驱动电路 技术领域 0001 本文涉及显示技术领域， 具体涉及一种移位寄存器及其驱动方法、 栅极驱动电路。 背景技术 0002 近年来， 平板显示器， 如薄膜晶体管液晶显示面板(Thin Film Transistor- Liquid Crys。

14、tal Display， TFT-LCD)和有源矩阵有机发光二极管显示面板(Active Matrix Organic Light Emitting Diode， AMOLED)， 由于具有重量轻， 厚度薄以及低功耗等优点， 因 而被广泛应用于电视、 手机等电子产品中。 0003 随着显示技术的发展， 高分辨率、 窄边框的显示面板成为发展的趋势， 为此出现了 阵列基板栅极驱动(Gate Driver on Array， 简称GOA)电路。 GOA技术直接将显示面板的栅 极驱动电路集成在阵列基板上， 以代替外接驱动芯片， 具有成本低、 工序少、 产能高等优点。 0004 经发明人研究发现， 相关。

15、技术中的GOA电路包括上拉节点、 下拉节点和信号输出 端， 为了避免GOA电路产生噪声， 需要向部分晶体管提供高电平信号， 以通过下拉节点的信 号控制上拉节点和信号输出端的信号为低电平， 但是， 在使用过程中， 由于部分晶体管长期 处于偏压状态， 使得部分晶体管的阈值电压发生偏移， 导致下拉节点的信号无法控制上拉 节点PU和信号输出端OUT的信号保持为低电平， 降低了显示面板的工作稳定性、 使用可靠性 和显示效果。 发明内容 0005 本申请提供了一种移位寄存器及其驱动方法、 栅极驱动电路， 能够避免能够部分 晶体管长期处于偏压状态， 使得下拉节点的信号能够控制上拉节点PU和信号输出端OUT的。

16、 信号保持为低电平， 提高了显示面板的工作稳定性、 使用可靠性和显示效果。 0006 第一方面， 本申请提供了一种移位寄存器， 包括： 上拉子电路、 下拉子电路、 降噪子 电路和输出子电路； 0007 所述上拉子电路， 分别与正扫信号端、 第一输入端、 第二输入端、 反扫信号端和上 拉节点连接， 用于在第一输入端的控制下， 向上拉节点提供正扫信号端的信号， 还用于在第 二输入端的控制下， 向上拉节点提供反扫信号端的信号； 0008 所述输出子电路， 分别与上拉节点、 信号输出端和时钟信号端连接， 用于在上拉节 点的控制下， 向信号输出端提供时钟信号端的信号； 0009 所述下拉子电路， 分别与。

17、第一控制端、 第二控制端、 第一电源端、 上拉节点、 第一输 入端、 第二电源端、 第二输入端和下拉节点连接， 用于在第一控制端或第二控制端的控制 下， 向下拉节点提供第一电源端的信号， 还在于在第一输入端、 第二输入端和上拉节点的控 制下， 向下拉节点提供第二电源端的信号； 0010 所述降噪子电路， 分别与下拉节点、 上拉节点、 信号输出端和第二电源端连接， 用 于在下拉节点的控制下， 向上拉节点和信号输出端提供第二电源端的信号。 0011 可选地， 所述移位寄存器还包括： 复位子电路； 说明书 1/12 页 5 CN 110379352 A 5 0012 所述复位子电路， 分别与复位信号。

18、端、 第二电源端和上拉节点连接， 用于在复位信 号端的控制下， 向上拉节点提供第二电源端的信号。 0013 可选地， 所述第一控制端的信号和所述第二控制端的信号互为反相信号； 所述正 扫信号端和所述反扫信号端的信号互为反相信号。 0014 可选地， 所述上拉子电路包括： 第一晶体管和第二晶体管； 0015 第一晶体管的控制极与第一输入端连接， 第一晶体管的第一极与正扫信号端连 接， 第一晶体管的第二极与上拉节点连接； 0016 第二晶体管的控制极与第二输入端连接， 第二晶体管的第一极与反扫信号端连 接， 第二晶体管的第二极与上拉节点连接； 0017 第三晶体管的控制极与上拉节点连接， 第三晶体。

19、管的第一极与时钟信号端连接， 第三晶体管的第二极与信号输出端连接； 0018 电容的第一端与上拉节点连接， 电容的第二端与信号输出端连接。 0019 可选地， 所述下拉子电路包括： 第四晶体管、 第五晶体管、 第六晶体管、 第七晶体管 和第八晶体管； 0020 第四晶体管的控制极与第一控制端连接， 第四晶体管的第一极与第一电源端连 接， 第四晶体管的第二极与下拉节点连接； 0021 第五晶体管的控制极与第二控制端连接， 第五晶体管的第一极与第一电源端连 接， 第五晶体管的第二极与下拉节点连接； 0022 第六晶体管的控制极与第一输入端连接， 第六晶体管的第一极与下拉节点连接， 第六晶体管的第二。

20、极与第二电源端连接； 0023 第七晶体管的控制极与第二输入端连接， 第七晶体管的第一极与下拉节点连接， 第七晶体管的第二极与第二电源端连接； 0024 第八晶体管的控制极与上拉节点连接， 第八晶体管的第一极与下拉节点连接， 第 八晶体管的第二极与第二电源端连接。 0025 可选地， 所述降噪子电路包括： 第九晶体管和第十晶体管； 0026 第九晶体管的控制极与下拉节点连接， 第九晶体管的第一极与上拉节点连接， 第 九晶体管的第二极与第二电源端连接； 0027 第十晶体管的控制极与下拉节点连接， 第十晶体管的第一极与信号输出端连接， 第十晶体管的第二极与第二电源端连接。 0028 可选地， 所。

21、述复位子电路包括： 第十一晶体管； 0029 第十一晶体管的控制极与复位信号端连接， 第十一晶体管的第一极与上拉节点连 接， 第十一晶体管的第二极与第二电源端连接。 0030 可选地， 所述移位寄存器包括： 复位子电路， 其中， 上拉子电路包括： 第一晶体管和 第二晶体管； 输出子电路包括： 第三晶体管和电容； 下拉子电路包括： 第四晶体管、 第五晶体 管、 第六晶体管、 第七晶体管和第八晶体管； 降噪子电路包括： 第九晶体管和第十晶体管； 复 位子电路包括： 第十一晶体管； 0031 第一晶体管的控制极与第一输入端连接， 第一晶体管的第一极与正扫信号端连 接， 第一晶体管的第二极与上拉节点连。

22、接； 0032 第二晶体管的控制极与第二输入端连接， 第二晶体管的第一极与反扫信号端连 说明书 2/12 页 6 CN 110379352 A 6 接， 第二晶体管的第二极与上拉节点连接； 0033 所述输出子电路包括： 第三晶体管和电容； 0034 第三晶体管的控制极与上拉节点连接， 第三晶体管的第一极与时钟信号端连接， 第三晶体管的第二极与信号输出端连接； 0035 电容的第一端与上拉节点连接， 电容的第二端与信号输出端连接； 0036 第四晶体管的控制极与第一控制端连接， 第四晶体管的第一极与第一电源端连 接， 第四晶体管的第二极与下拉节点连接； 0037 第五晶体管的控制极与第二控制端。

23、连接， 第五晶体管的第一极与第一电源端连 接， 第五晶体管的第二极与下拉节点连接； 0038 第六晶体管的控制极与第一输入端连接， 第六晶体管的第一极与下拉节点连接， 第六晶体管的第二极与第二电源端连接； 0039 第七晶体管的控制极与第二输入端连接， 第七晶体管的第一极与下拉节点连接， 第七晶体管的第二极与第二电源端连接； 0040 第八晶体管的控制极与上拉节点连接， 第八晶体管的第一极与下拉节点连接， 第 八晶体管的第二极与第二电源端连接； 0041 第九晶体管的控制极与下拉节点连接， 第九晶体管的第一极与上拉节点连接， 第 九晶体管的第二极与第二电源端连接； 0042 第十晶体管的控制极。

24、与下拉节点连接， 第十晶体管的第一极与信号输出端连接， 第十晶体管的第二极与第二电源端连接； 0043 第十一晶体管的控制极与复位信号端连接， 第十一晶体管的第一极与上拉节点连 接， 第十一晶体管的第二极与第二电源端连接。 0044 第二方面， 本申请还提供一种栅极驱动电路， 包括多个级联的上述移位寄存器； 0045 第三方面， 本申请还提供一种移位寄存器的驱动方法， 用于驱动上述移位寄存器， 所述移位寄存器可执行正向扫描和反向扫描， 0046 在移位寄存器执行正向扫描时， 所述方法包括： 0047 上拉子电路在第一输入端的控制下， 向上拉节点提供正扫信号端的信号， 下拉子 电路在第一输入端、。

25、 第二输入端和上拉节点的控制下， 向下拉节点提供第二电源端的信号； 0048 输出子电路在上拉节点的控制下， 向信号输出端提供时钟信号端的信号； 0049 上拉子电路在第二输入端的控制下， 向上拉节点提供反扫信号端的信号； 下拉子 电路在第一控制端或第二控制端的控制下， 向下拉节点提供第一电源端的信号； 0050 降噪子电路在下拉节点的控制下， 向上拉节点和信号输出端提供第二电源端的信 号； 0051 在移位寄存器执行反向扫描时， 所述方法包括： 0052 上拉子电路在第二输入端的控制下， 向上拉节点提供反扫信号端的信号； 下拉子 电路在第二输入端、 第一输入端和上拉节点的控制下， 向下拉节点。

26、提供第二电源端的信号； 0053 输出子电路在上拉节点的控制下， 向信号输出端提供时钟信号端的信号； 0054 上拉子电路在第一输入端的控制下， 向上拉节点提供正扫信号端的信号； 下拉子 电路在第一控制端或第二控制端的控制下， 向下拉节点提供第一电源端的信号； 0055 降噪子电路在下拉节点的控制下， 向上拉节点和信号输出端提供第二电源端的信 说明书 3/12 页 7 CN 110379352 A 7 号。 0056 本申请提供一种移位寄存器及其驱动方法、 栅极驱动电路， 其中， 移位寄存器包 括： 上拉子电路、 下拉子电路、 降噪子电路和输出子电路； 上拉子电路， 分别与正扫信号端、 第一输。

27、入端、 第二输入端、 反扫信号端和上拉节点连接， 用于在第一输入端的控制下， 向上 拉节点提供正扫信号端的信号， 还用于在第二输入端的控制下， 向上拉节点提供反扫信号 端的信号； 输出子电路， 分别与上拉节点、 信号输出端和时钟信号端连接， 用于在上拉节点 的控制下， 向信号输出端提供时钟信号端的信号； 下拉子电路， 分别与第一控制端、 第二控 制端、 第一电源端、 上拉节点、 第一输入端、 第二电源端、 第二输入端和下拉节点连接， 用于 在第一控制端或第二控制端的控制下， 向下拉节点提供第一电源端的信号， 还在于在第一 输入端、 第二输入端和上拉节点的控制下， 向下拉节点提供第二电源端的信号。

28、； 降噪子电 路， 分别与下拉节点、 上拉节点、 信号输出端和第二电源端连接， 用于在下拉节点的控制下， 向上拉节点和信号输出端提供第二电源端的信号。 本申请实施例通过采用第一控制端或第 二控制端控制下拉节点的电位， 能够避免能够部分晶体管长期处于偏压状态， 使得下拉节 点的信号能够控制上拉节点PU和信号输出端OUT的信号保持为低电平， 提高了显示面板的 工作稳定性、 使用可靠性和显示效果。 0057 本申请的其它特征和优点将在随后的说明书中阐述， 并且， 部分地从说明书中变 得显而易见， 或者通过实施本申请而了解。 本申请的其他优点可通过在说明书、 权利要求书 以及附图中所描述的方案来实现和。

29、获得。 附图说明 0058 附图用来提供对本申请技术方案的理解， 并且构成说明书的一部分， 与本申请的 实施例一起用于解释本申请的技术方案， 并不构成对本申请技术方案的限制。 0059 图1为本申请实施例提供的移位寄存器的结构示意图一； 0060 图2为本申请实施例提供的移位寄存器的结构示意图二； 0061 图3为本申请实施例提供的上拉子电路和输出子电路的等效电路图； 0062 图4为本申请实施例提供的下拉子电路的等效电路图； 0063 图5为本申请实施例提供的降噪子电路的等效电路图； 0064 图6为本申请实施例提供的复位子电路的等效电路图； 0065 图7为本申请实施例提供的移位寄存器的等。

30、效电路图； 0066 图8为本申请实施例提供的移位寄存器执行正向扫描的工作时序图； 0067 图9为本申请实施例提供的移位寄存器执行反向扫描的工作时序图； 0068 图10为本申请实施例提供的栅极驱动电路的结构示意图； 0069 图11为本申请实施例提供的栅极驱动电路的工作时序图。 具体实施方式 0070 本申请描述了多个实施例， 但是该描述是示例性的， 而不是限制性的， 并且对于本 领域的普通技术人员来说显而易见的是， 在本申请所描述的实施例包含的范围内可以有更 多的实施例和实现方案。 尽管在附图中示出了许多可能的特征组合， 并在具体实施方式中 进行了讨论， 但是所公开的特征的许多其它组合方。

31、式也是可能的。 除非特意加以限制的情 说明书 4/12 页 8 CN 110379352 A 8 况以外， 任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结 合使用， 或可以替代任何其它实施例中的任何其他特征或元件。 0071 本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。 本申请已 经公开的实施例、 特征和元件也可以与任何常规特征或元件组合， 以形成由权利要求限定 的独特的发明方案。 任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元 件组合， 以形成另一个由权利要求限定的独特的发明方案。 因此， 应当理解， 在本申请中示 出和/或讨论的任何特。

32、征可以单独地或以任何适当的组合来实现。 因此， 除了根据所附权利 要求及其等同替换所做的限制以外， 实施例不受其它限制。 此外， 可以在所附权利要求的保 护范围内进行各种修改和改变。 0072 此外， 在描述具有代表性的实施例时， 说明书可能已经将方法和/或过程呈现为特 定的步骤序列。 然而， 在该方法或过程不依赖于本文所述步骤的特定顺序的程度上， 该方法 或过程不应限于所述的特定顺序的步骤。 如本领域普通技术人员将理解的， 其它的步骤顺 序也是可能的。 因此， 说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。 此 外， 针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步。

33、骤， 本领域技术 人员可以容易地理解， 这些顺序可以变化， 并且仍然保持在本申请实施例的精神和范围内。 0073 除非另外定义， 本申请实施例公开使用的技术术语或者科学术语应当为本发明所 属领域内具有一般技能的人士所理解的通常意义。 本申请实施例中使用的 “第一” 、“第二” 以及类似的词语并不表示任何顺序、 数量或者重要性， 而只是用来区分不同的组成部分。 “包括” 或者 “包含” 等类似的词语意指出现该词前面的元件或物件涵盖出现在该词后面列 举的元件或者物件及其等同， 而不排除其他元件或者物件。“连接” 或者 “相连” 等类似的词 语并非限定于物理的或者机械的连接， 而是可以包括电性的连接。

34、， 不管是直接的还是间接 的。“上” 、“下” 、“左” 、“右” 等仅用于表示相对位置关系， 当被描述的对象的绝对位置改变 后， 则该相对位置关系也可能相应地改变。 0074 本领域技术人员可以理解， 本申请所有实施例中采用的晶体管均可以为薄膜晶体 管或场效应管或其他特性相同的器件。 由于这里采用的晶体管的源极、 漏极是对称的， 所以 其源极、 漏极可以互换。 在本申请实施例中， 将晶体管的栅极称为控制极， 为区分晶体管除 栅极之外的两极， 将其中一个电极称为第一极， 另一电极称为第二极， 第一极可以为源极或 者漏极， 第二极可以为漏极或源极。 0075 本申请一些实施例提供一种移位寄存器，。

35、 图1为本申请实施例提供的移位寄存器 的结构示意图一， 如图1所示， 本申请实施例提供的移位寄存器包括： 上拉子电路、 下拉子电 路、 降噪子电路和输出子电路。 0076 具体的， 上拉子电路， 分别与正扫信号端VFD、 第一输入端INPUT1、 第二输入端 INPUT2、 反扫信号端VBD和上拉节点PU连接， 用于在第一输入端INPUT1的控制下， 向上拉节 点PU提供正扫信号端VFD的信号， 还用于在第二输入端INPUT2的控制下， 向上拉节点PU提供 反扫信号端VBD的信号； 输出子电路， 分别与上拉节点PU、 信号输出端OUTPUT和时钟信号端 CLK连接， 用于在上拉节点PU的控制下。

36、， 向信号输出端OUTPUT提供时钟信号端CLK的信号； 下 拉子电路， 分别与第一控制端SW1、 第二控制端SW2、 第一电源端VDD、 上拉节点PU、 第一输入 端INPUT1、 第二电源端VGL、 第二输入端INPUT2和下拉节点PD连接， 用于在第一控制端SW1或 第二控制端SW2的控制下， 向下拉节点PD提供第一电源端VDD的信号， 还在于在第一输入端 说明书 5/12 页 9 CN 110379352 A 9 INPUT1、 第二输入端INPUT2和上拉节点PU的控制下， 向下拉节点PD提供第二电源端VGL的信 号； 降噪子电路， 分别与下拉节点PD、 上拉节点PU、 信号输出端O。

37、UTPUT和第二电源端VGL连 接， 用于在下拉节点PD的控制下， 向上拉节点PU和信号输出端OUTPUT提供第二电源端VGL的 信号。 0077 具体的， 第一电源端VDD持续提供高电平信号， 第二电源端VGL持续提供低电平信 号。 0078 本实施例中， 第一控制端SW1的信号和第二控制端SW2的信号互为反相信号， 当第 一控制端SW1的信号为高电平时， 第二控制端SW2的信号互为低电平， 当第一控制端SW1的信 号为低电平时， 第二控制端SW2的信号为高电平。 0079 本申请实施例第一控制端SW1或第二控制端SW2的信号控制下拉节点PD的信号， 可 以避免部分晶体管长期处于偏压状态， 。

38、使得下拉节点的信号能够控制上拉节点PU和信号输 出端OUTPUT的信号保持为低电平。 需要说明的是， 第一控制端SW1的信号为高电平的时间和 第二控制端SW2的信号为高电平的时间由具体需求确定， 本申请实施例对此不作任何限定。 0080 本实施例中， 正扫信号端VFD和反扫信号端VBD的信号互为反相信号， 本申请实施 例提供的移位寄存器可执行正向扫描或反向扫描， 在移位寄存器执行正向扫描时， 正扫信 号端VFD输入高电平信号， 反扫信号端VBD输入低电平信号， 在移位寄存器执行反向扫描时， 正扫信号端VFD的输入低电平信号， 反扫信号端VBD输入高电平信号。 本申请实施例中的上 拉子电路能够实。

39、现移位寄存器的正向扫描和反向扫描的功能， 进一步提高了显示面板的可 靠性。 0081 本申请提供的移位寄存器包括： 上拉子电路、 下拉子电路、 降噪子电路和输出子电 路； 上拉子电路， 分别与正扫信号端、 第一输入端、 第二输入端、 反扫信号端和上拉节点连 接， 用于在第一输入端的控制下， 向上拉节点提供正扫信号端的信号， 还用于在第二输入端 的控制下， 向上拉节点提供反扫信号端的信号； 输出子电路， 分别与上拉节点、 信号输出端 和时钟信号端连接， 用于在上拉节点的控制下， 向信号输出端提供时钟信号端的信号； 下拉 子电路， 分别与第一控制端、 第二控制端、 第一电源端、 上拉节点、 第一输。

40、入端、 第二电源端、 第二输入端和下拉节点连接， 用于在第一控制端或第二控制端的控制下， 向下拉节点提供 第一电源端的信号， 还在于在第一输入端、 第二输入端和上拉节点的控制下， 向下拉节点提 供第二电源端的信号； 降噪子电路， 分别与下拉节点、 上拉节点、 信号输出端和第二电源端 连接， 用于在下拉节点的控制下， 向上拉节点和信号输出端提供第二电源端的信号。 本申请 实施例通过采用第一控制端或第二控制端控制下拉节点的电位， 能够避免部分晶体管长期 处于偏压状态， 使得下拉节点的信号能够控制上拉节点和信号输出端的信号保持为低电 平， 提高了显示面板的工作稳定性、 使用可靠性和显示效果。 008。

41、2 可选地， 图2为本申请实施例提供的移位寄存器的结构示意图二， 如图2所示， 本申 请实施例提供的移位寄存器还包括： 复位子电路。 0083 具体的， 复位子电路， 分别与复位信号端RST、 第二电源端VGL和上拉节点PU连接， 用于在复位信号端RST的控制下， 向上拉节点PU提供第二电源端VGL的信号。 0084 其中， 复位信号端RST用于在两帧之间提供有效电平， 以将所有移位寄存器中的上 拉节点复位。 0085 本申请实施例通过设置复位子电路， 能够进一步提高显示面板的工作稳定性、 使 说明书 6/12 页 10 CN 110379352 A 10 用可靠性和显示效果。 0086 可选。

42、地， 图3为本申请实施例提供的上拉子电路和输出子电路的等效电路图， 如图 3所示， 本申请实施例提供的上拉子电路包括： 第一晶体管M1和第二晶体管M2； 输出子电路 包括： 第三晶体管M3和电容C。 0087 具体的， 第一晶体管M1的控制极与第一输入端INPUT1连接， 第一晶体管M1的第一 极与正扫信号端VFD连接， 第一晶体管M1的第二极与上拉节点PU连接； 第二晶体管M2的控制 极与第二输入端INPUT2连接， 第二晶体管M2的第一极与反扫信号端VBD连接， 第二晶体管M2 的第二极与上拉节点PU连接； 第三晶体管M3的控制极与上拉节点PU连接， 第三晶体管M3的 第一极与时钟信号端C。

43、LK连接， 第三晶体管M3的第二极与信号输出端OUTPUT连接； 电容C的 第一端与上拉节点PU连接， 电容C的第二端与信号输出端OUTPUT连接。 0088 需要说明的是， 图3中具体示出了上拉子电路和输出子电路的示例性结构。 本领域 技术人员容易理解是， 以上各子电路的实现方式不限于此， 只要能够实现其各自的功能即 可。 0089 可选地， 图4为本申请实施例提供的下拉子电路的等效电路图， 如图4所示， 本申请 实施例提供的下拉子电路包括： 第四晶体管M4、 第五晶体管M5、 第六晶体管M6、 第七晶体管 M7和第八晶体管M8。 0090 具体的， 第四晶体管M4的控制极与第一控制端SW1。

44、连接， 第四晶体管M4的第一极与 第一电源端VDD连接， 第四晶体管M4的第二极与下拉节点PD连接； 第五晶体管M5的控制极与 第二控制端SW2连接， 第五晶体管M5的第一极与第一电源端VDD连接， 第五晶体管M5的第二 极与下拉节点PD连接； 第六晶体管M6的控制极与第一输入端INPUT1连接， 第六晶体管M6的 第一极与下拉节点PD连接， 第六晶体管M6的第二极与第二电源端VGL连接； 第七晶体管M7的 控制极与第二输入端INPUT2连接， 第七晶体管M7的第一极与下拉节点PD连接， 第七晶体管 M7的第二极与第二电源端VGL连接； 第八晶体管M8的控制极与上拉节点PU连接， 第八晶体管 。

45、M8的第一极与下拉节点PD连接， 第八晶体管M8的第二极与第二电源端VGL连接。 0091 需要说明的是， 图4中具体示出了下拉子电路的示例性结构。 本领域技术人员容易 理解是， 下拉子电路的实现方式不限于此， 只要能够实现其各自的功能即可。 0092 本实施例中， 通过控制第一控制端SW1和第二控制端SW2的信号来导通第五晶体管 M5或第六晶体管M6， 以向下拉节点PD提供第一电源端VDD的信号， 其中， 第五晶体管M5和第 六晶体管M6的控制极均不会长期与高电平信号连接， 避免了某一个晶体管长期处于偏压状 态， 降低第五晶体管M5或第六晶体管M6的偏移程度。 0093 可选地， 图5为本申。

46、请实施例提供的降噪子电路的等效电路图， 如图5所示， 本申请 实施例提供的降噪子电路包括： 第九晶体管M9和第十晶体管M10。 0094 具体的， 第九晶体管M9的控制极与下拉节点PD连接， 第九晶体管M9的第一极与上 拉节点PU连接， 第九晶体管M9的第二极与第二电源端VGL连接； 第十晶体管M10的控制极与 下拉节点PD连接， 第十晶体管M10的第一极与信号输出端OUTPUT连接， 第十晶体管M10的第 二极与第二电源端VGL连接。 0095 需要说明的是， 图5中具体示出了降噪子电路的示例性结构。 本领域技术人员容易 理解是， 降噪子电路的实现方式不限于此， 只要能够实现其各自的功能即可。

47、。 0096 可选地， 图6为本申请实施例提供的复位子电路的等效电路图， 如图6所示， 本申请 说明书 7/12 页 11 CN 110379352 A 11 实施例提供的复位子电路包括： 第十一晶体管M11。 0097 具体的， 第十一晶体管M11的控制极与复位信号端RST连接， 第十一晶体管M11的第 一极与上拉节点PU连接， 第十一晶体管M11的第二极与第二电源端VGL连接。 0098 需要说明的是， 图6中具体示出了复位子电路的示例性结构。 本领域技术人员容易 理解是， 复位子电路的实现方式不限于此， 只要能够实现其各自的功能即可。 0099 可选地， 图7为本申请实施例提供的移位寄存。

48、器的等效电路图， 如图7所示， 本申请 实施例提供的移位寄存器包括： 复位子电路， 其中， 上拉子电路包括： 第一晶体管M1和第二 晶体管M2； 输出子电路包括： 第三晶体管M3和电容C； 下拉子电路包括： 第四晶体管M4、 第五 晶体管M5、 第六晶体管M6、 第七晶体管M7和第八晶体管M8； 降噪子电路包括： 第九晶体管M9 和第十晶体管M10； 复位子电路包括： 第十一晶体管M11。 0100 具体的， 第一晶体管M1的控制极与第一输入端INPUT1连接， 第一晶体管M1的第一 极与正扫信号端VFD连接， 第一晶体管M1的第二极与上拉节点PU连接； 第二晶体管M2的控制 极与第二输入端I。

49、NPUT2连接， 第二晶体管M2的第一极与反扫信号端VBD连接， 第二晶体管M2 的第二极与上拉节点PU连接； 第三晶体管M3的控制极与上拉节点PU连接， 第三晶体管M3的 第一极与时钟信号端CLK连接， 第三晶体管M3的第二极与信号输出端OUTPUT连接； 电容C的 第一端与上拉节点PU连接， 电容C的第二端与信号输出端OUTPUT连接； 第四晶体管M4的控制 极与第一控制端SW1连接， 第四晶体管M4的第一极与第一电源端VDD连接， 第四晶体管M4的 第二极与下拉节点PD连接； 第五晶体管M5的控制极与第二控制端SW2连接， 第五晶体管M5的 第一极与第一电源端VDD连接， 第五晶体管M5。

50、的第二极与下拉节点PD连接； 第六晶体管M6的 控制极与第一输入端INPUT1连接， 第六晶体管M6的第一极与下拉节点PD连接， 第六晶体管 M6的第二极与第二电源端VGL连接； 第七晶体管M7的控制极与第二输入端INPUT2连接， 第七 晶体管M7的第一极与下拉节点PD连接， 第七晶体管M7的第二极与第二电源端VGL连接； 第八 晶体管M8的控制极与上拉节点PU连接， 第八晶体管M8的第一极与下拉节点PD连接， 第八晶 体管M8的第二极与第二电源端VGL连接； 第九晶体管M9的控制极与下拉节点PD连接， 第九晶 体管M9的第一极与上拉节点PU连接， 第九晶体管M9的第二极与第二电源端VGL连。