半导体结构及其制作方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910908309.3 (22)申请日 2019.09.25 (71)申请人 长江存储科技有限责任公司 地址 430074 湖北省武汉市洪山区东湖开 发区关东科技工业园华光大道18号 7018室 (72)发明人 温志杰魏伯州 (74)专利代理机构 北京汉之知识产权代理事务 所(普通合伙) 11479 代理人 陈敏 (51)Int.Cl. G03F 7/22(2006.01) G03F 7/20(2006.01) (54)发明名称 一种半导体结构及其制作方法 (57)摘要 本。

2、发明提供一种半导体结构及其制作方法， 该方法包括以下步骤： 提供一晶圆； 按照预设曝 光程式在所述晶圆表面多次曝光， 形成多个曝光 区域， 其中， 相邻两个曝光区域的曝光图形的方 向相差90 。 本发明采用棋盘光刻(Checkerboard lithograph)的方法， 使得布局和图案密度导致 的应力在X和Y方向上更加平衡， 从而有利于降低 晶圆翘曲度， 进而保证加工过程中的翘曲窗口， 特别是有利于保证后蚀刻工艺窗口。 权利要求书2页 说明书5页 附图3页 CN 110568732 A 2019.12.13 CN 110568732 A 1.一种半导体结构的制作方法， 其特征在于， 包括以下。

3、步骤： 提供一晶圆； 按照预设曝光程式在所述晶圆表面多次曝光， 形成多个曝光区域， 其中， 相邻两个曝光 区域的曝光图形的方向相差90 。 2.根据权利要求10所述的半导体结构的制作方法， 其特征在于： 所述曝光区域呈矩形， 且多个所述曝光区域的尺寸相同。 3.根据权利要求1所述的半导体结构的制作方法， 其特征在于： 一个所述曝光区域中包 含至少一个裸片。 4.根据权利要求1所述的半导体结构的制作方法， 其特征在于： 多个所述曝光区域在X 方向上排列成多列， 在Y方向上排列成多行， 所述X方向与所述Y方向在所述晶圆所在平面上 相互垂直， 其中， 至少有两行的曝光区域数量不同， 至少有两列的曝光。

4、区域数量不同。 5.根据权利要求1所述的半导体结构的制作方法， 其特征在于： 多个所述曝光区域划分 为多个第一曝光区域及多个第二曝光区域， 所述第一曝光区域与所述第二曝光区域在X方 向上及Y方向上均间隔排布， 所述X方向与所述Y方向在所述晶圆所在平面上相互垂直， 其 中， 所有所述第一曝光区域的曝光图形的方向均相同， 所有所述第二曝光区域的曝光图形 的方向均相同， 所述第一曝光区域与所述第二曝光区域的曝光图形的方向相差90 。 6.根据权利要求1所述的半导体结构的制作方法， 其特征在于： 多个所述曝光区域划分 为多个第一曝光区域及多个第二曝光区域， 所述第一曝光区域与所述第二曝光区域在X方 向。

5、上及Y方向上均间隔排布， 所述X方向与所述Y方向在所述晶圆所在平面上相互垂直， 其 中， 所有所述第一曝光区域的曝光图形的方向均相同， 至少有两个所述第二曝光区域的曝 光图形的方向不同， 相邻的所述第一曝光区域与所述第二曝光区域的曝光图形的方向相差 90 。 7.根据权利要求1所述的半导体结构的制作方法， 其特征在于： 多个所述曝光区域划分 为多个第一曝光区域及多个第二曝光区域， 所述第一曝光区域与所述第二曝光区域在X方 向上及Y方向上均间隔排布， 所述X方向与所述Y方向在所述晶圆所在平面上相互垂直， 其 中， 至少有两个所述第一曝光区域的曝光图形的方向不同， 至少有两个所述第二曝光区域 的曝。

6、光图形的方向不同， 相邻的所述第一曝光区域与所述第二曝光区域的曝光图形的方向 相差90 。 8.根据权利要求1所述的半导体结构的制作方法， 其特征在于： 多个所述曝光区域使用 同一掩模版， 或多个所述曝光区域使用的掩膜版中的图形相同。 9.根据权利要求1所述的半导体结构的制作方法， 其特征在于： 所述半导体结构包括三 维存储器件。 10.一种半导体结构， 其特征在于， 包括： 晶圆； 多个曝光区域， 位于所述晶圆表面， 相邻两个所述曝光区域的曝光图形的方向相差 90 。 11.根据权利要求10所述的半导体结构， 其特征在于： 所述曝光区域呈矩形， 且多个所 述曝光区域的尺寸相同。 12.根据权。

7、利要求10所述的半导体结构， 其特征在于： 一个所述曝光区域中包含至少一 权利要求书 1/2 页 2 CN 110568732 A 2 个裸片。 13.根据权利要求10所述的半导体结构， 其特征在于： 多个所述曝光区域在X方向上排 列成多列， 在Y方向上排列成多行， 所述X方向与所述Y方向在所述晶圆所在平面上相互垂 直， 其中， 至少有两行的曝光区域数量不同， 至少有两列的曝光区域数量不同。 14.根据权利要求10所述的半导体结构， 其特征在于： 多个所述曝光区域划分为多个第 一曝光区域及多个第二曝光区域， 所述第一曝光区域与所述第二曝光区域在X方向上及Y方 向上均间隔排布， 所述X方向与所述。

8、Y方向在所述晶圆所在平面上相互垂直， 其中， 所有所述 第一曝光区域的曝光图形的方向均相同， 所有所述第二曝光区域的曝光图形的方向均相 同， 所述第一曝光区域与所述第二曝光区域的曝光图形的方向相差90 。 15.根据权利要求10所述的半导体结构， 其特征在于： 多个所述曝光区域划分为多个第 一曝光区域及多个第二曝光区域， 所述第一曝光区域与所述第二曝光区域在X方向上及Y方 向上均间隔排布， 所述X方向与所述Y方向在所述晶圆所在平面上相互垂直， 其中， 所有所述 第一曝光区域的曝光图形的方向均相同， 至少有两个所述第二曝光区域的曝光图形的方向 不同， 相邻的所述第一曝光区域与所述第二曝光区域的曝。

9、光图形的方向相差90 。 16.根据权利要求10所述的半导体结构， 其特征在于： 多个所述曝光区域划分为多个第 一曝光区域及多个第二曝光区域， 所述第一曝光区域与所述第二曝光区域在X方向上及Y方 向上均间隔排布， 所述X方向与所述Y方向在所述晶圆所在平面上相互垂直， 其中， 至少有两 个所述第一曝光区域的曝光图形的方向不同， 至少有两个所述第二曝光区域的曝光图形的 方向不同， 相邻的所述第一曝光区域与所述第二曝光区域的曝光图形的方向相差90 。 17.根据权利要求10所述的半导体结构， 其特征在于： 多个所述曝光区域使用同一掩模 版， 或多个所述曝光区域使用的掩膜版中的图形相同。 18.根据权。

10、利要求10所述的半导体结构， 其特征在于： 所述半导体结构包括三维存储器 件。 权利要求书 2/2 页 3 CN 110568732 A 3 一种半导体结构及其制作方法 技术领域 0001 本发明属于半导体集成电路领域， 涉及一种半导体结构及其制作方法。 背景技术 0002 晶圆在X方向和Y方向的翘曲程度通常是不同的， 因为在每个晶圆中， X、 Y两个方向 上的图形布局和图案密度不均衡。 由于3D NAND具有更厚的薄膜堆叠和刻蚀， 这种不均衡的 翘曲很容易在3D NAND中增强。 0003 传统的曝光方法由于曝光图形在X方向和Y方向上的布局差异， 通常会引起X方向 和Y方向上的应力不平衡， 。

11、进而导致晶圆在刻蚀后的翘曲程度较高。 0004 因此， 如何设计一种新的半导体结构及其制作方法， 以改善上述问题， 成为本领域 技术人员亟待解决的一个重要技术问题。 发明内容 0005 鉴于以上所述现有技术的缺点， 本发明的目的在于提供一种半导体结构及其制作 方法， 用于解决现有的曝光制程容易导致晶圆在X方向及Y方向上应力不平衡， 进而导致晶 圆在刻蚀后的翘曲变化的问题。 0006 为实现上述目的及其他相关目的， 本发明提供一种半导体结构的制作方法， 包括 以下步骤： 0007 提供一晶圆； 0008 按照预设曝光程式在所述晶圆表面多次曝光， 形成多个曝光区域， 其中， 相邻两个 曝光区域的曝。

12、光图形的方向相差90 。 0009 可选地， 所述曝光区域呈矩形， 且多个所述曝光区域的尺寸相同。 0010 可选地， 一个所述曝光区域中包含至少一个裸片。 0011 可选地， 多个所述曝光区域在X方向上排列成多列， 在Y方向上排列成多行， 所述X 方向与所述Y方向在所述晶圆所在平面上相互垂直， 其中， 至少有两行的曝光区域数量不 同， 至少有两列的曝光区域数量不同。 0012 可选地， 多个所述曝光区域划分为多个第一曝光区域及多个第二曝光区域， 所述 第一曝光区域与所述第二曝光区域在X方向上及Y方向上均间隔排布， 所述X方向与所述Y方 向在所述晶圆所在平面上相互垂直， 其中， 所有所述第一曝。

13、光区域的曝光图形的方向均相 同， 所有所述第二曝光区域的曝光图形的方向均相同， 所述第一曝光区域与所述第二曝光 区域的曝光图形的方向相差90 。 0013 可选地， 多个所述曝光区域划分为多个第一曝光区域及多个第二曝光区域， 所述 第一曝光区域与所述第二曝光区域在X方向上及Y方向上均间隔排布， 所述X方向与所述Y方 向在所述晶圆所在平面上相互垂直， 其中， 所有所述第一曝光区域的曝光图形的方向均相 同， 至少有两个所述第二曝光区域的曝光图形的方向不同， 相邻的所述第一曝光区域与所 述第二曝光区域的曝光图形的方向相差90 。 说明书 1/5 页 4 CN 110568732 A 4 0014 可。

14、选地， 多个所述曝光区域划分为多个第一曝光区域及多个第二曝光区域， 所述 第一曝光区域与所述第二曝光区域在X方向上及Y方向上均间隔排布， 所述X方向与所述Y方 向在所述晶圆所在平面上相互垂直， 其中， 至少有两个所述第一曝光区域的曝光图形的方 向不同， 至少有两个所述第二曝光区域的曝光图形的方向不同， 相邻的所述第一曝光区域 与所述第二曝光区域的曝光图形的方向相差90 。 0015 可选地， 多个所述曝光区域使用同一掩模版， 或多个所述曝光区域使用的掩膜版 中的图形相同。 0016 可选地， 所述半导体结构包括三维存储器件。 0017 本发明还提供一种半导体结构， 所述半导体结构包括： 001。

15、8 晶圆； 0019 多个曝光区域， 位于所述晶圆表面， 相邻两个所述曝光区域的曝光图形的方向相 差90 。 0020 可选地， 所述曝光区域呈矩形， 且多个所述曝光区域的尺寸相同。 0021 可选地， 一个所述曝光区域中包含至少一个裸片。 0022 可选地， 多个所述曝光区域在X方向上排列成多列， 在Y方向上排列成多行， 所述X 方向与所述Y方向在所述晶圆所在平面上相互垂直， 其中， 至少有两行的曝光区域数量不 同， 至少有两列的曝光区域数量不同。 0023 可选地， 多个所述曝光区域划分为多个第一曝光区域及多个第二曝光区域， 所述 第一曝光区域与所述第二曝光区域在X方向上及Y方向上均间隔排。

16、布， 所述X方向与所述Y方 向在所述晶圆所在平面上相互垂直， 其中， 所有所述第一曝光区域的曝光图形的方向均相 同， 所有所述第二曝光区域的曝光图形的方向均相同， 所述第一曝光区域与所述第二曝光 区域的曝光图形的方向相差90 。 0024 可选地， 多个所述曝光区域划分为多个第一曝光区域及多个第二曝光区域， 所述 第一曝光区域与所述第二曝光区域在X方向上及Y方向上均间隔排布， 所述X方向与所述Y方 向在所述晶圆所在平面上相互垂直， 其中， 所有所述第一曝光区域的曝光图形的方向均相 同， 至少有两个所述第二曝光区域的曝光图形的方向不同， 相邻的所述第一曝光区域与所 述第二曝光区域的曝光图形的方向。

17、相差90 。 0025 可选地， 多个所述曝光区域划分为多个第一曝光区域及多个第二曝光区域， 所述 第一曝光区域与所述第二曝光区域在X方向上及Y方向上均间隔排布， 所述X方向与所述Y方 向在所述晶圆所在平面上相互垂直， 其中， 至少有两个所述第一曝光区域的曝光图形的方 向不同， 至少有两个所述第二曝光区域的曝光图形的方向不同， 相邻的所述第一曝光区域 与所述第二曝光区域的曝光图形的方向相差90 。 0026 可选地， 多个所述曝光区域使用同一掩模版， 或多个所述曝光区域使用的掩膜版 中的图形相同。 0027 可选地， 所述半导体结构包括三维存储器件。 0028 如上所述， 本发明的半导体结构及。

18、其制作方法采用棋盘光刻(Checkerboard lithograph)的方法， 使得布局和图案密度导致的应力在X和Y方向上更加平衡， 从而有利于 降低晶圆翘曲度， 进而保证加工过程中的翘曲窗口， 特别是有利于保证后蚀刻工艺窗口。 说明书 2/5 页 5 CN 110568732 A 5 附图说明 0029 图1显示为一种示例晶圆上多个曝光区域的平面布局图。 0030 图2显示为采用图1所示曝光区域布局的晶圆在X方向和Y方向上的应力分布示意 图。 0031 图3显示为采用图1所示曝光区域布局的晶圆在X方向上的翘曲程度示意图。 0032 图4显示为采用图1所示曝光区域布局的晶圆在Y方向上的翘曲程。

19、度示意图。 0033 图5显示为本发明的半导体结构的制作方法在晶圆表面形成的多个曝光区域的平 面布局图。 0034 图6显示为本发明的半导体结构的制作方法形成的第一曝光区域与第二曝光区域 的方位变换示意图。 0035 元件标号说明 0036 101 曝光区域 0037 102 晶圆 0038 201 第一曝光区域 0039 202 第二曝光区域 0040 X、 Y 方向 具体实施方式 0041 以下通过特定的具体实例说明本发明的实施方式， 本领域技术人员可由本说明书 所揭露的内容轻易地了解本发明的其他优点与功效。 本发明还可以通过另外不同的具体实 施方式加以实施或应用， 本说明书中的各项细节也。

20、可以基于不同观点与应用， 在没有背离 本发明的精神下进行各种修饰或改变。 0042 请参阅图1至图6。 需要说明的是， 本实施例中所提供的图示仅以示意方式说明本 发明的基本构想， 遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数 目、 形状及尺寸绘制， 其实际实施时各组件的型态、 数量及比例可为一种随意的改变， 且其 组件布局。 0043 如图1所示， 显示为一种示例晶圆上多个曝光区域的平面布局图， 其中， 多个曝光 区域101在X方向、 Y方向上排列依次排列， 且多个曝光区域的图形方向一致。 需要指出的是， 图中各个曝光区域右下角的圆圈仅为在图中标示图形方位而设置， 无实际意义。。

21、 0044 如图2所示， 显示为采用图1所示曝光区域布局的晶圆102在X方向和Y方向上的应 力分布示意图， 其中， 箭头方向代表应力的方向， 箭头长短代表应力的大小， 即箭头越长， 代 表该区域的应力越大。 0045 如图3、 图4所示， 分别显示为采用图1所示曝光区域布局的晶圆在X方向及Y方向上 的翘曲程度示意图， 可见， 由于应力不平衡， 晶圆在X方向及Y方向上的翘曲程度不一致。 0046 本发明通过对上述结果分析， 认为晶圆在X方向和Y方向上的应力不平衡是由于曝 光图形在X方向和Y方向上的布局差异造成的， 因此， 本发明采用棋盘光刻的方法， 使得布局 和图案密度导致的应力可以在X和Y方向。

22、上更加平衡， 从而有利于降低晶圆翘曲度， 进而保 证加工过程中的翘曲窗口， 特别是有利于保证后蚀刻工艺窗口。 0047 实施例一 说明书 3/5 页 6 CN 110568732 A 6 0048 本实施例中提供一种半导体结构的制作方法， 包括以下步骤： 0049 S1： 提供一晶圆； 0050 S2： 按照预设曝光程式在所述晶圆表面多次曝光， 形成多个曝光区域， 其中， 相邻 两个曝光区域的曝光图形的方向相差90 。 0051 作为示例， 请参阅图5， 显示为多个曝光区域的平面布局图， 其中， 图中在每个曝光 区域中采用圆圈标志了该曝光区域的图形方向。 本实施例中， 所述曝光区域优选为呈矩形。

23、， 且多个所述曝光区域的尺寸相同。 当然， 所述曝光区域也可以呈其它形状， 例如菱形、 三角 形、 六边形等， 此处不应过分限制本发明的保护范围。 0052 作为示例， 一个所述曝光区域中包含至少一个裸片(die)。 一般情况下， 一个所述 曝光区域内包含多个裸片， 多个裸片按照一定设计规则排列， 通常无法修改。 0053 作为示例， 多个所述曝光区域使用同一掩模版， 或多个所述曝光区域使用的掩膜 版中的图形相同。 当然， 不排除少数或个别曝光区域使用其它图形的掩膜版。 0054 作为示例， 多个所述曝光区域在X方向上排列成多列， 在Y方向上排列成多行， 所述 X方向与所述Y方向在所述晶圆所在。

24、平面上相互垂直。 由于晶圆为圆形， 为了充分利用晶圆 面积， 至少有两行的曝光区域数量不同， 至少有两列的曝光区域数量不同， 例如靠近晶圆边 缘的行或列中的曝光区域数量较少， 靠近晶圆中心的行或列中的曝光区域数量较多。 当然， 多个所述曝光区域也可以采用其它排列方式， 此处不应过分限制本发明的保护范围。 0055 作为示例， 多个所述曝光区域划分为多个第一曝光区域201及多个第二曝光区域 202， 所述第一曝光区域201与所述第二曝光区域202在X方向上及Y方向上均间隔排布， 呈棋 盘状， 所述X方向与所述Y方向在所述晶圆所在平面上相互垂直。 0056 作为示例， 所有所述第一曝光区域201的。

25、曝光图形的方向均相同， 所有所述第二曝 光区域202的曝光图形的方向均相同， 所述第一曝光区域201与所述第二曝光区域202的曝 光图形的方向相差90 。 0057 请参阅图6， 本实施例中， 所述第二曝光区域202相当于所述第一曝光区域201逆时 针旋转90 。 当然， 在其它实施例中， 所述第二曝光区域202也可以相对于所述第一曝光区域 201逆时针旋转90 0058 需要指出的是， 在图5所示的情形中， 所有所述第一曝光区域201的曝光图形的方 向均相同， 所有所述第二曝光区域202的曝光图形的方向均相同， 然而在其它实施例中， 也 可以所有所述第一曝光区域的曝光图形的方向均相同， 且至。

26、少有两个所述第二曝光区域的 曝光图形的方向不同， 或者至少有两个所述第二曝光区域的曝光图形的方向不同， 且至少 有两个所述第二曝光区域的曝光图形的方向不同， 此处不应过分限制本发明的保护范围。 0059 本实施例的半导体结构的制作方法采用棋盘光刻(Checkerboard lithograph)的 方法平衡晶圆在两个方向上的应力差， 进一步改善应力(弓)差异， 有利于保证加工过程中 的翘曲窗口。 0060 实施例二 0061 本实施例中提供一种半导体结构， 该半导体结构包括晶圆及位于所述晶圆表面的 多个曝光区域， 其中， 相邻两个所述曝光区域的曝光图形的方向相差90 。 本实施例的半导 体结构。

27、适用于各种半导体器件， 特别是三维存储器件， 例如具有更厚的薄膜堆叠和刻蚀3D NAND。 说明书 4/5 页 7 CN 110568732 A 7 0062 作为示例， 请参阅图5， 显示为多个曝光区域的平面布局图， 其中， 图中在每个曝光 区域中采用圆圈标志了该曝光区域的图形方向。 本实施例中， 所述曝光区域优选为呈矩形， 且多个所述曝光区域的尺寸相同。 当然， 所述曝光区域也可以呈其它形状， 例如菱形、 三角 形、 六边形等， 此处不应过分限制本发明的保护范围。 0063 作为示例， 一个所述曝光区域中包含至少一个裸片(die)。 一般情况下， 一个所述 曝光区域内包含多个裸片， 多个裸。

28、片按照一定设计规则排列， 通常无法修改。 0064 作为示例， 多个所述曝光区域使用同一掩模版， 或多个所述曝光区域使用的掩膜 版中的图形相同。 当然， 不排除少数或个别曝光区域使用其它图形的掩膜版。 0065 作为示例， 多个所述曝光区域在X方向上排列成多列， 在Y方向上排列成多行， 所述 X方向与所述Y方向在所述晶圆所在平面上相互垂直。 由于晶圆为圆形， 为了充分利用晶圆 面积， 至少有两行的曝光区域数量不同， 至少有两列的曝光区域数量不同， 例如靠近晶圆边 缘的行或列中的曝光区域数量较少， 靠近晶圆中心的行或列中的曝光区域数量较多。 当然， 多个所述曝光区域也可以采用其它排列方式， 此处。

29、不应过分限制本发明的保护范围。 0066 作为示例， 多个所述曝光区域划分为多个第一曝光区域201及多个第二曝光区域 202， 所述第一曝光区域201与所述第二曝光区域202在X方向上及Y方向上均间隔排布， 呈棋 盘状， 所述X方向与所述Y方向在所述晶圆所在平面上相互垂直。 0067 作为示例， 所有所述第一曝光区域201的曝光图形的方向均相同， 所有所述第二曝 光区域202的曝光图形的方向均相同， 所述第一曝光区域201与所述第二曝光区域202的曝 光图形的方向相差90 。 0068 请参阅图6， 本实施例中， 所述第二曝光区域202相当于所述第一曝光区域201逆时 针旋转90 。 当然， 。

30、在其它实施例中， 所述第二曝光区域202也可以相对于所述第一曝光区域 201逆时针旋转90 0069 需要指出的是， 在图5所示的情形中， 所有所述第一曝光区域201的曝光图形的方 向均相同， 所有所述第二曝光区域202的曝光图形的方向均相同， 然而在其它实施例中， 也 可以所有所述第一曝光区域的曝光图形的方向均相同， 且至少有两个所述第二曝光区域的 曝光图形的方向不同， 或者至少有两个所述第二曝光区域的曝光图形的方向不同， 且至少 有两个所述第二曝光区域的曝光图形的方向不同， 此处不应过分限制本发明的保护范围。 0070 本实施例的半导体结构中， 相邻两个所述曝光区域的曝光图形的方向相差90。

31、 ， 呈 现棋盘布局， 可以平衡晶圆在两个X方向和Y方向上的应力差， 进一步改善应力(弓)差异， 有 利于保证加工过程中的翘曲窗口。 0071 综上所述， 本发明的半导体结构及其制作方法采用棋盘光刻(Checkerboard lithograph)的方法， 使得布局和图案密度导致的应力在X和Y方向上更加平衡， 有利于降低 晶圆翘曲度， 从而保证加工过程中的翘曲窗口， 特别是有利于保证后蚀刻工艺窗口。 所以， 本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。 0072 上述实施例仅例示性说明本发明的原理及其功效， 而非用于限制本发明。 任何熟 悉此技术的人士皆可在不违背本发明的精神及范畴下， 对上述实施例进行修饰或改变。 因 此， 举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完 成的一切等效修饰或改变， 仍应由本发明的权利要求所涵盖。 说明书 5/5 页 8 CN 110568732 A 8 图1 说明书附图 1/3 页 9 CN 110568732 A 9 图2 图3 图4 说明书附图 2/3 页 10 CN 110568732 A 10 图5 图6 说明书附图 3/3 页 11 CN 110568732 A 11 。