显示装置与共同电极信号产生电路.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201911112155.3 (22)申请日 2019.11.14 (30)优先权数据 108117903 2019.05.23 TW (71)申请人 友达光电股份有限公司 地址 中国台湾新竹市 (72)发明人 廖伟见蔡孟杰 (74)专利代理机构 隆天知识产权代理有限公司 72003 代理人 谢强黄艳 (51)Int.Cl. G09G 3/20(2006.01) (54)发明名称 显示装置与共同电极信号产生电路 (57)摘要 本发明公开一种显示装置及共同电极信号 产生电路。 显示。

2、装置包括多个像素单元组及多个 共同电极VCOM信号产生电路。 各像素单元组包括 一第一部分像素单元及一第二部分像素单元。 各 第一部分像素单元及各第二部分像素单元包括 多列像素单元。 各列像素单元包括多个像素单 元。 VCOM信号产生电路分别耦接至像素单元组的 其中之一。 VCOM信号产生电路分为m个组， 各组的 VCOM信号产生电路依据一第一时钟脉冲信号、 一 第二时钟脉冲信号及m个控制信号组的其中之一 产生一第一VCOM信号及一第二VCOM信号至所耦 接的像素单元组。 权利要求书4页 说明书8页 附图5页 CN 110675801 A 2020.01.10 CN 110675801 A 1。

3、.一种显示装置， 包括： 多个像素单元组， 各该像素单元组包括一第一部分像素单元及一第二部分像素单元， 各该第一部分像素单元及各该第二部分像素单元包括多个列像素单元， 各该列像素单元包 括多个像素单元； 以及 多个共同电极VCOM信号产生电路， 分别耦接至所述多个像素单元组的其中之一， 其中所述多个VCOM信号产生电路分为m个组， 各该组的所述多个VCOM信号产生电路依 据一第一时钟脉冲信号、 一第二时钟脉冲信号及m个控制信号组的其中之一产生一第一 VCOM信号及一第二VCOM信号至所耦接的该像素单元组， m为大于一的正整数。 2.如权利要求1所述的显示装置， 其中各该VCOM信号产生电路将产。

4、生的该第一VCOM信 号提供至所耦接的该像素单元组中该第一部分像素单元的奇数行的所述多个像素单元及 该第二部分像素单元的偶数行的所述多个像素单元； 各该VCOM信号产生电路将产生的该第 二VCOM信号提供至所耦接的该像素单元组中该第一部分像素单元的偶数行的所述多个像 素单元及该第二部分像素单元的奇数行的所述多个像素单元。 3.如权利要求1所述的显示装置， 其中当该第一时钟脉冲信号为高电平时， 该第二时钟 脉冲信号为低电平， 当该第二时钟脉冲信号为高电平时， 该第一时钟脉冲信号为低电平， 且 该第一时钟脉冲信号及该第二时钟脉冲信号在每一帧显示时间的开始会被反相。 4.如权利要求1所述的显示装置，。

5、 其中各该VCOM信号产生电路产生的该第一VCOM信号 及该第二VCOM信号的周期为两个帧显示时间， 且皆具有一第一电平、 一第二电平及一第三 电平， 该第一电平小于该第二电平， 该第二电平小于该第三电平， 在各该VCOM信号产生电路 所耦接的该像素单元组的一像素数据写入时间， 该第一VCOM信号及该第二VCOM信号为该第 二电平， 当该像素数据写入时间结束， 该第一VCOM信号由该第二电平转为该第三电平且该 第二VCOM信号由该第二电平转为该第一电平， 当一下一像素数据写入时间开始， 该第一 VCOM信号及该第二VCOM信号转为该第二电平， 且在该下一像素数据写入时间结束时， 该第 一VCO。

6、M信号转为该第一电平且该第二VCOM信号转为该第三电平。 5.如权利要求1所述的显示装置， 其中各该VCOM信号产生电路包括一第一晶体管、 一第 二晶体管、 一第三晶体管、 一第四晶体管、 一第五晶体管、 一第六晶体管、 一第七晶体管、 一 第八晶体管、 一第九晶体管、 一第十晶体管、 一第十一晶体管、 一第十二晶体管、 一第十三晶 体管、 一第十四晶体管、 一第十五晶体管、 一第十六晶体管、 一第十七晶体管、 一第十八晶体 管、 一第十九晶体管、 一第二十晶体管、 一第一电容、 一第二电容以及一第三电容， 该第一晶 体管的一第一端接收一移位暂存器输出对应于各该VCOM信号产生电路所耦接的该像。

7、素单 元组的一像素数据写入时间起始的一第一移位信号， 该第一晶体管的栅极端接收一栅极驱 动电路输出的对应于该第一移位信号的一第一驱动信号， 该第二晶体管的一第一端耦接至 一第一电压， 该第二晶体管的一栅极端接收该移位暂存器输出的对应于各该VCOM信号产生 电路所耦接的该像素单元组的该像素数据写入时间结束的一第二移位信号， 该第二晶体管 的一第二端耦接至该第一晶体管的一第二端， 该第三晶体管的一第一端接收该第一时钟脉 冲信号， 该第三晶体管一栅极端接收该栅极驱动电路输出的对应于该第二移位信号的一第 二驱动信号， 该第四晶体管的一第一端耦接至一第二电压， 该第四晶体管的一栅极端耦接 至该第一晶体管。

8、的该第二端， 该第四晶体管的一第二端耦接至该第三晶体管的一第二端， 该第五晶体管的一第一端耦接至该第一电压， 该第五晶体管的一栅极端耦接至一信号， 该 权利要求书 1/4 页 2 CN 110675801 A 2 第五晶体管的一第二端耦接至该第三晶体管的该第二端， 该第六晶体管的一第一端耦接至 一第三电压， 该第六晶体管的一栅极端耦接至该第三晶体管的该第二端， 该第六晶体管的 一第二端用以输出该第一VCOM信号， 该第七晶体管的一第一端耦接至该第一电压， 该第七 晶体管的一栅极端接收对应的该控制信号组的一第一控制信号， 该第七晶体管的一第二端 耦接至该第三晶体管的该第二端， 该第八晶体管的一第。

9、一端耦接至一第四电压， 该第八晶 体管的一栅极端接收对应的该控制信号组的一第二控制信号， 该第八晶体管的一第二端耦 接至该第三晶体管的该第二端， 该第九晶体管的一第一端耦接至一第五电压， 该第九晶体 管的一栅极端耦接至该第三晶体管的该第二端， 该第九晶体管的一第二端用以输出该第二 VCOM信号， 该第十晶体管的一第一端耦接至一第六电压， 该第十晶体管的一栅极端耦接至 该第一晶体管的该第二端， 该第十晶体管的一第二端耦接至该第六晶体管的该第二端， 该 第十一晶体管的一第一端耦接至该第三电压， 该第十一晶体管的一栅极端耦接至该第一晶 体管的该第二端， 该第十二晶体管的一第一端接收该第二时钟脉冲信号。

10、， 该第十二晶体管 的一栅极端接收该第二驱动信号， 该第十二晶体管的一第二端耦接至该第十一晶体管的一 第二端， 该第十三晶体管的一第一端耦接至该第十一晶体管的该第二端， 该第十三晶体管 的一栅极端接收该信号， 该第十三晶体管的一第二端耦接至该第一电压， 该第十四晶体管 的一第一端耦接至该第十晶体管的该第一端， 该第十四晶体管的一栅极端接收该信号， 该 第十四晶体管的一第二端耦接至该第六晶体管的该第二端， 该第十五晶体管的一第一端耦 接至该第六晶体管的该第二端， 该第十五晶体管的一栅极端耦接至该第十一晶体管的该第 二端， 该第十五晶体管的一第二端耦接至该第五电压， 该第十六晶体管的一第一端耦接至。

11、 该第十一晶体管的该第二端， 该第十六晶体管的一栅极端接收对应的该控制信号组的该第 二控制信号， 该第十六晶体管的一第二端耦接至该第一电压， 该第十七晶体管的一第一端 耦接至该第十一晶体管的该第二端， 该第十七晶体管的一栅极端接收对应的该控制信号组 的该第一控制信号， 该第十七晶体管的一第二端耦接至该第四电压， 该第十八晶体管的一 第一端耦接至该第九晶体管的该第二端， 该第十八晶体管的一栅极端耦接至该第十一晶体 管的该第二端， 该第十八晶体管的一第二端耦接至该第三电压， 该第十九晶体管的一第一 端耦接至该第九晶体管的该第二端， 该第十九晶体管的一栅极端耦接至该第一晶体管的该 第二端， 该第十九。

12、晶体管的一第二端耦接至该第六电压， 该第二十晶体管的一第一端耦接 至该第九晶体管的该第二端， 该第二十晶体管的一栅极端接收该信号， 该第二十晶体管的 一第二端耦接至该第十九晶体管的该第二端， 该第一电容的一第一端耦接至该第三晶体管 的该第二端， 该第一电容的一第二端接地， 该第二电容的一第一端耦接至该第十一晶体管 的该第二端， 该第二电容的一第二端接地， 该第三电容的一第一端耦接至该第一晶体管的 该第二端， 该第三电容的一第二端接地。 6.如权利要求1所述的显示装置， 其中m为二， 各该控制信号组包括二控制信号， 且所述 多个控制信号的周期为两个帧显示时间， 且所述多个控制信号于一个周期内有二。

13、分之一个 帧显示时间为高电平且互不重叠。 7.如权利要求1所述的显示装置， 其中m为三， 各该控制信号组包括二控制信号， 且所述 多个控制信号的周期为两个帧显示时间， 且所述多个控制信号于一个周期内有三分之二个 帧显示时间为高电平， 且任一该控制信号为高电平的期间与另一该控制信号为高电平的期 间有三分之一个帧显示时间的重叠， 并与其他四个该控制信号为高电平的期间不重叠。 权利要求书 2/4 页 3 CN 110675801 A 3 8.一种用于显示装置的共同电极VCOM信号产生电路， 包括： 一第一晶体管、 一第二晶体管、 一第三晶体管、 一第四晶体管、 一第五晶体管、 一第六晶 体管、 一第。

14、七晶体管、 一第八晶体管、 一第九晶体管、 一第十晶体管、 一第十一晶体管、 一第 十二晶体管、 一第十三晶体管、 一第十四晶体管、 一第十五晶体管、 一第十六晶体管、 一第十 七晶体管、 一第十八晶体管、 一第十九晶体管、 一第二十晶体管、 一第一电容、 一第二电容以 及一第三电容， 该第一晶体管的一第一端接收一移位暂存器输出对应于该VCOM信号产生电路所耦接 的一像素单元组的一像素数据写入时间起始的一第一移位信号， 该第一晶体管的栅极端接 收一栅极驱动电路输出的对应于该第一移位信号的一第一驱动信号， 该第二晶体管的一第 一端耦接至一第一电压， 该第二晶体管的一栅极端接收该移位暂存器输出的对。

15、应于该VCOM 信号产生电路所耦接的该像素单元组的该像素数据写入时间结束的一第二移位信号， 该第 二晶体管的一第二端耦接至该第一晶体管的一第二端， 该第三晶体管的一第一端接收一第 一时钟脉冲信号， 该第三晶体管一栅极端接收该栅极驱动电路输出的对应于该第二移位信 号的一第二驱动信号， 该第四晶体管的一第一端耦接至一第二电压， 该第四晶体管的一栅 极端耦接至该第一晶体管的该第二端， 该第四晶体管的一第二端耦接至该第三晶体管的一 第二端， 该第五晶体管的一第一端耦接至该第一电压， 该第五晶体管的一栅极端耦接至一 信号， 该第五晶体管的一第二端耦接至该第三晶体管的该第二端， 该第六晶体管的一第一 端耦。

16、接至一第三电压， 该第六晶体管的一栅极端耦接至该第三晶体管的该第二端， 该第六 晶体管的一第二端用以输出一第一VCOM信号， 该第七晶体管的一第一端耦接至该第一电 压， 该第七晶体管的一栅极端接收对应的该控制信号组的一第一控制信号， 该第七晶体管 的一第二端耦接至该第三晶体管的该第二端， 该第八晶体管的一第一端耦接至一第四电 压， 该第八晶体管的一栅极端接收对应的该控制信号组的一第二控制信号， 该第八晶体管 的一第二端耦接至该第三晶体管的该第二端， 该第九晶体管的一第一端耦接至一第五电 压， 该第九晶体管的一栅极端耦接至该第三晶体管的该第二端， 该第九晶体管的一第二端 用以输出一第二VCOM信。

17、号， 该第十晶体管的一第一端耦接至一第六电压， 该第十晶体管的 一栅极端耦接至该第一晶体管的该第二端， 该第十晶体管的一第二端耦接至该第六晶体管 的该第二端， 该第十一晶体管的一第一端耦接至该第三电压， 该第十一晶体管的一栅极端 耦接至该第一晶体管的该第二端， 该第十二晶体管的一第一端接收一第二时钟脉冲信号， 该第十二晶体管的一栅极端接收该第二驱动信号， 该第十二晶体管的一第二端耦接至该第 十一晶体管的一第二端， 该第十三晶体管的一第一端耦接至该第十一晶体管的该第二端， 该第十三晶体管的一栅极端接收该信号， 该第十三晶体管的一第二端耦接至该第一电压， 该第十四晶体管的一第一端耦接至该第十晶体管。

18、的该第一端， 该第十四晶体管的一栅极端 接收该信号， 该第十四晶体管的一第二端耦接至该第六晶体管的该第二端， 该第十五晶体 管的一第一端耦接至该第六晶体管的该第二端， 该第十五晶体管的一栅极端耦接至该第十 一晶体管的该第二端， 该第十五晶体管的一第二端耦接至该第五电压， 该第十六晶体管的 一第一端耦接至该第十一晶体管的该第二端， 该第十六晶体管的一栅极端接收对应的该控 制信号组的该第二控制信号， 该第十六晶体管的一第二端耦接至该第一电压， 该第十七晶 体管的一第一端耦接至该第十一晶体管的该第二端， 该第十七晶体管的一栅极端接收对应 的该控制信号组的该第一控制信号， 该第十七晶体管的一第二端耦接。

19、至该第四电压， 该第 权利要求书 3/4 页 4 CN 110675801 A 4 十八晶体管的一第一端耦接至该第九晶体管的该第二端， 该第十八晶体管的一栅极端耦接 至该第十一晶体管的该第二端， 该第十八晶体管的一第二端耦接至该第三电压， 该第十九 晶体管的一第一端耦接至该第九晶体管的该第二端， 该第十九晶体管的一栅极端耦接至该 第一晶体管的该第二端， 该第十九晶体管的一第二端耦接至该第六电压， 该第二十晶体管 的一第一端耦接至该第九晶体管的该第二端， 该第二十晶体管的一栅极端接收该信号， 该 第二十晶体管的一第二端耦接至该第十九晶体管的该第二端， 该第一电容的一第一端耦接 至该第三晶体管的该。

20、第二端， 该第一电容的一第二端接地， 该第二电容的一第一端耦接至 该第十一晶体管的该第二端， 该第二电容的一第二端接地， 该第三电容的一第一端耦接至 该第一晶体管的该第二端， 该第三电容的一第二端接地。 9.如权利要求8所述的VCOM信号产生电路， 其中当该第一时钟脉冲信号为高电平时， 该 第二时钟脉冲信号为低电平， 当该第二时钟脉冲信号为高电平时， 该第一时钟脉冲信号为 低电平， 且该第一时钟脉冲信号及该第二时钟脉冲信号在每一帧显示时间的开始会被反 相。 10.如权利要求8所述的VCOM信号产生电路， 其中该第一VCOM信号及该第二VCOM信号的 周期为两个帧显示时间， 且皆具有一第一电平、。

21、 一第二电平及一第三电平， 该第一电平小于 该第二电平， 该第二电平小于该第三电平， 在该VCOM信号产生电路所耦接的该像素单元组 的该像素数据写入时间， 该第一VCOM信号及该第二VCOM信号为该第二电平， 当该像素数据 写入时间结束， 该第一VCOM信号由该第二电平转为该第三电平且该第二VCOM信号由该第二 电平转为该第一电平， 当一下一像素数据写入时间开始， 该第一VCOM信号及该第二VCOM信 号转为该第二电平， 且在该下一像素数据写入时间结束时， 该第一VCOM信号转为该第一电 平且该第二VCOM信号转为该第三电平。 权利要求书 4/4 页 5 CN 110675801 A 5 显示。

22、装置与共同电极信号产生电路 技术领域 0001 本发明涉及一种显示装置及共同电极信号产生电路。 背景技术 0002 显示装置被广泛地应用在各式电子产品上， 例如笔记本电脑、 智能手机、 平板电脑 等。 使用者在要求显示装置的规格与性能之外， 更期望显示装置能够保障自身的隐私， 防止 旁人窥视正在观看的画面。 有鉴于上述需求， 提供具有防窥功能的显示装置是业界努力的 目标。 发明内容 0003 本发明实施例是公开一种显示装置。 显示装置包括多个像素单元组及多个共同电 极(VCOM)信号产生电路。 各该像素单元组包括一第一部分像素单元及一第二部分像素单 元。 各该第一部分像素单元及各该第二部分像素。

23、单元包括多列像素单元。 各列像素单元包 括多个像素单元。 所述多个VCOM信号产生电路分别耦接至所述多个像素单元组的其中之 一。 所述多个VCOM信号产生电路分为m个组， 各该组的所述多个VCOM信号产生电路依据一第 一时钟脉冲信号、 一第二时钟脉冲信号及m个控制信号组的其中之一产生一第一VCOM信号 及一第二VCOM信号至所耦接的该像素单元组。 0004 本发明的另一实施例公开一种用于显示装置的共同电极(VCOM)信号产生电路， 包 括一第一晶体管、 一第二晶体管、 一第三晶体管、 一第四晶体管、 一第五晶体管、 一第六晶体 管、 一第七晶体管、 一第八晶体管、 一第九晶体管、 一第十晶体管。

24、、 一第十一晶体管、 一第十 二晶体管、 一第十三晶体管、 一第十四晶体管、 一第十五晶体管、 一第十六晶体管、 一第十七 晶体管、 一第十八晶体管、 一第十九晶体管、 一第二十晶体管、 一第一电容、 一第二电容以及 一第三电容。 该第一晶体管的一第一端接收一移位暂存器输出对应于该VCOM信号产生电路 所耦接的一像素单元组的一像素数据写入时间起始的一第一移位信号， 该第一晶体管的栅 极端接收一栅极驱动电路输出的对应于该第一移位信号的一第一驱动信号， 该第二晶体管 的一第一端耦接至一第一电压， 该第二晶体管的一栅极端接收该移位暂存器输出的对应于 该VCOM信号产生电路所耦接的该像素单元组的该像素。

25、数据写入时间结束的一第二移位信 号， 该第二晶体管的一第二端耦接至该第一晶体管的一第二端， 该第三晶体管的一第一端 接收一第一时钟脉冲信号， 该第三晶体管一栅极端接收该栅极驱动电路输出的对应于该第 二移位信号的一第二驱动信号， 该第四晶体管的一第一端耦接至一第二电压， 该第四晶体 管的一栅极端耦接至该第一晶体管的该第二端， 该第四晶体管的一第二端耦接至该第三晶 体管的一第二端， 该第五晶体管的一第一端耦接至该第一电压， 该第五晶体管的一栅极端 耦接至一信号， 该第五晶体管的一第二端耦接至该第三晶体管的该第二端， 该第六晶体管 的一第一端耦接至一第三电压， 该第六晶体管的一栅极端耦接至该第三晶体。

26、管的该第二 端， 该第六晶体管的一第二端用以输出一第一VCOM信号， 该第七晶体管的一第一端耦接至 该第一电压， 该第七晶体管的一栅极端接收对应的该控制信号组的一第一控制信号， 该第 说明书 1/8 页 6 CN 110675801 A 6 七晶体管的一第二端耦接至该第三晶体管的该第二端， 该第八晶体管的一第一端耦接至一 第四电压， 该第八晶体管的一栅极端接收对应的该控制信号组的一第二控制信号， 该第八 晶体管的一第二端耦接至该第三晶体管的该第二端， 该第九晶体管的一第一端耦接至一第 五电压， 该第九晶体管的一栅极端耦接至该第三晶体管的该第二端， 该第九晶体管的一第 二端用以输出一第二VCOM。

27、信号， 该第十晶体管的一第一端耦接至一第六电压， 该第十晶体 管的一栅极端耦接至该第一晶体管的该第二端， 该第十晶体管的一第二端耦接至该第六晶 体管的该第二端， 该第十一晶体管的一第一端耦接至该第三电压， 该第十一晶体管的一栅 极端耦接至该第一晶体管的该第二端， 该第十二晶体管的一第一端接收一第二时钟脉冲信 号， 该第十二晶体管的一栅极端接收该第二驱动信号， 该第十二晶体管的一第二端耦接至 该第十一晶体管的一第二端， 该第十三晶体管的一第一端耦接至该第十一晶体管的该第二 端， 该第十三晶体管的一栅极端接收该信号， 该第十三晶体管的一第二端耦接至该第一电 压， 该第十四晶体管的一第一端耦接至该第。

28、十晶体管的该第一端， 该第十四晶体管的一栅 极端接收该信号， 该第十四晶体管的一第二端耦接至该第六晶体管的该第二端， 该第十五 晶体管的一第一端耦接至该第六晶体管的该第二端， 该第十五晶体管的一栅极端耦接至该 第十一晶体管的该第二端， 该第十五晶体管的一第二端耦接至该第五电压， 该第十六晶体 管的一第一端耦接至该第十一晶体管的该第二端， 该第十六晶体管的一栅极端接收对应的 该控制信号组的该第二控制信号， 该第十六晶体管的一第二端耦接至该第一电压， 该第十 七晶体管的一第一端耦接至该第十一晶体管的该第二端， 该第十七晶体管的一栅极端接收 对应的该控制信号组的该第一控制信号， 该第十七晶体管的一第。

29、二端耦接至该第四电压， 该第十八晶体管的一第一端耦接至该第九晶体管的该第二端， 该第十八晶体管的一栅极端 耦接至该第十一晶体管的该第二端， 该第十八晶体管的一第二端耦接至该第三电压， 该第 十九晶体管的一第一端耦接至该第九晶体管的该第二端， 该第十九晶体管的一栅极端耦接 至该第一晶体管的该第二端， 该第十九晶体管的一第二端耦接至该第六电压， 该第二十晶 体管的一第一端耦接至该第九晶体管的该第二端， 该第二十晶体管的一栅极端接收该信 号， 该第二十晶体管的一第二端耦接至该第十九晶体管的该第二端， 该第一电容的一第一 端耦接至该第三晶体管的该第二端， 该第一电容的一第二端接地， 该第二电容的一第一。

30、端 耦接至该第十一晶体管的该第二端， 该第二电容的一第二端接地， 该第三电容的一第一端 耦接至该第一晶体管的该第二端， 该第三电容的一第二端接地。 0005 通过本发明提供的显示装置及VCOM信号产生电路， 可以使得显示装置具备防窥视 的功能。 0006 为了对本发明的上述及其他方面有优选的了解， 下文特举实施例， 并配合说明书 附图详细说明如下： 附图说明 0007 图1示出依据本发明一实施例的显示装置的示意图。 0008 图2示出依据本发明一实施例的VCOM信号产生电路的方框图。 0009 图3示出依据本发明一实施例的信号时序图。 0010 图4示出依据本发明一实施例的VCOM电压产生电路。

31、分组示意图。 0011 图5示出依据本发明一实施例的控制信号组的波形图。 说明书 2/8 页 7 CN 110675801 A 7 0012 附图标记说明： 0013 10： 显示装置 0014 A1、 D1： 第一组 0015 A2、 D2： 第二组 0016 D3： 第三组 0017 PS1PSn： 像素单元组 0018 CC1CCn： VCOM信号产生电路 0019 B11B1n： 第一部分像素单元 0020 B21B2n： 第二部分像素单元 0021 C1： 第一电容 0022 C2： 第二电容 0023 C3： 第三电容 0024 M1： 第一晶体管 0025 M2： 第二晶体管 0。

32、026 M3： 第三晶体管 0027 M4： 第四晶体管 0028 M5： 第五晶体管 0029 M6： 第六晶体管 0030 M7： 第七晶体管 0031 M8： 第八晶体管 0032 M9： 第九晶体管 0033 M10： 第十晶体管 0034 M11： 第十一晶体管 0035 M12： 第十二晶体管 0036 M13： 第十三晶体管 0037 M14： 第十四晶体管 0038 M15： 第十五晶体管 0039 M16： 第十六晶体管 0040 M17： 第十七晶体管 0041 M18： 第十八晶体管 0042 M19： 第十九晶体管 0043 M20： 第二十晶体管 具体实施方式 004。

33、4 请参照图1， 图1示出依据本发明一实施例的显示装置的示意图。 显示装置10包括 多个像素单元组PS1PSn、 多个共同电极(VCOM)信号产生电路CC1CCn， 其中n为 正整数。 每一像素单元组PS1PSn包括一第一部分像素单元B11B1n及一第二部 分像素单元B21B2n， 每一第一部分像素单元B11B1n及每一第二部分像素单元 B21B2n分别包括多列(row)像素单元， 每一列像素单元包括多个像素单元。 在本实施 说明书 3/8 页 8 CN 110675801 A 8 例中， 每一像素单元组包括十六列像素单元， 每一第一部分像素单元包括八列像素单元(仅 为示例)， 每一第二部分像。

34、素单元包括八列像素单元。 每一VCOM信号产生电路CC1CCn 耦接至像素单元组PS1PSn的其中之一。 例如， VCOM信号产生电路CC1耦接至像素单 元组PS1， VCOM信号产生电路CC2耦接至像素单元组PS2， 以此类推。 此些VCOM信号产 生电路CC1CCn分为一第一组A1及一第二组A2。 第一组A1的各个VCOM信号产生电路CC 1CCk依据一第一时钟脉冲信号(时脉信号)CK1、 一第二时钟脉冲信号XCK1、 一第一控 制信号组P2、 P4产生一第一VCOM信号VCOMP1VCOMPk及一第二VCOM信号VCOMN1 VCOMNk； 第二组A2的各个VCOM信号产生电路CCk+1。

35、CCn依据第一时钟脉冲信号CK1、 第二时钟脉冲信号XCK1、 一第二控制信号组P1、 P3产生一第一VCOM信号VCOMPk+1VCOMP n及一第二VCOM信号VCOMNk+1VCOMNn， 其中k为小于n的正整数。 各个VCOM信号产生 电路CC1CCn将产生的第一VCOM信号VCOMP1VCOMPn提供至对应的像素单元组 PS1PSn中第一部分像素单元B11B1n的奇数行(column)的像素单元及第二部 分像素单元B21B2n的偶数行的像素单元； 各个VCOM信号产生电路CC1CCn将产 生的第二VCOM信号VCOMN1VCOMPn提供至对应的像素单元组PS1PSn中第一部 分像素单。

36、元B11B1n的偶数行(column)的像素单元及第二部分像素单元B21B2 n的奇数行的像素单元。 以像素单元组PS1为例， VCOM信号产生电路CC1将产生的第一 VCOM信号VCOMP1提供至像素单元组PS1中第一部分像素单元B11的第1、 3、 5行(左起) 等奇数行的像素单元以及第二部分像素单元B21的第2、 4、 6行(左起)等偶数行的像素单 元， 并将产生的第二VCOM信号VCOMN1提供至像素单元组PS1中第一部分像素单元B11 的第2、 4、 6行(左起)等偶数行的像素单元以及第二部分像素单元B21的第1、 3、 5行(左起) 等奇数行的像素单元。 0045 此外， 显示装置。

37、10还包括一移位暂存器(未示出)及一栅极驱动电路(未示出)。 栅 极驱动电路耦接至移位暂存器及像素单元。 移位暂存器用以输出多个移位信号至栅极驱动 电路。 栅极驱动电路依据此些移位信号输出多个驱动信号以逐列驱动像素单元， 使得像素 数据可被写入已被驱动的像素单元中。 0046 请参照图2， 图2示出依据本发明一实施例的VCOM信号产生电路的方框图。 VCOM信 号产生电路20可用以实现显示装置10的耦接至像素单元组PS1的VCOM信号产生电路CC 1。 VCOM信号产生电路20包括一第一晶体管M1、 一第二晶体管M2、 一第三晶体管M3、 一第四 晶体管M4、 一第五晶体管M5、 一第六晶体管。

38、M6、 一第七晶体管M7、 一第八晶体管M8、 一第九晶 体管M9、 一第十晶体管M10、 一第十一晶体管M11、 一第十二晶体管M12、 一第十三晶体管M13、 一第十四晶体管M14、 一第十五晶体管M15、 一第十六晶体管M16、 一第十七晶体管M17、 一第 十八晶体管M18、 一第十九晶体管M19、 一第二十晶体管M10、 一第一电容C1、 一第二电容C2以 及一第三电容C3。 0047 第一晶体管M1的一第一端接收移位暂存器输出的一第一移位信号G2。 第一晶体 管M1的栅极端接收一栅极驱动电路输出的一第一驱动信号Q2。 第二晶体管M2的一第一端 耦接至一第一电压(-8V)。 第二晶体。

39、管M2的一栅极端接收移位暂存器输出的一第二移位信 号G10。 第二晶体管M2的一第二端耦接至第一晶体管M1的一第二端。 第三晶体管M3的一第 一端接收第一时钟脉冲信号CK1。 第三晶体管M3的一栅极端接收栅极驱动电路输出的第二 驱动信号Q10。 第四晶体管M4的一第一端耦接至一第二电压VSS。 第四晶体管M4的一栅极 说明书 4/8 页 9 CN 110675801 A 9 端耦接至第一晶体管M1的第二端。 第四晶体管M4的一第二端耦接至第三晶体管M3的一第二 端。 第五晶体管M5的一第一端耦接至第一电压(-8V)。 第五晶体管M5的一栅极端耦接至一信 号CN。 第五晶体管M5的一第二端耦接至。

40、第三晶体管M3的第二端。 第六晶体管M6的一第一端 耦接至一第三电压(5V)。 第六晶体管M6的一栅极端耦接至第三晶体管M3的第二端。 第六晶 体管M6的一第二端用以输出第一VCOM信号VCOMP1。 第七晶体管M7的一第一端耦接至第一 电压(-8V)。 第七晶体管M7的一栅极端接收第一控制信号组的一第一控制信号P4。 第七晶体 管M7的一第二端耦接至第三晶体管M3的第二端。 第八晶体管M8的一第一端耦接至一第四电 压(8.5V)。 第八晶体管M8的一栅极端接收第一控制信号组的一第二控制信号P2。 第八晶体 管M8的一第二端耦接至第三晶体管M3的第二端。 第九晶体管M9的一第一端耦接至一第五电。

41、 压(-5V)。 第九晶体管M9的一栅极端耦接至第三晶体管M3的第二端。 第九晶体管M9的一第二 端用以输出第二VCOM信号VCOMN1。 第十晶体管M10的一第一端耦接至一第六电压(0V)。 第 十晶体管M10的一栅极端耦接至第一晶体管M1的第二端。 第十晶体管M10的一第二端耦接至 第六晶体管M6的第二端。 第十一晶体管M11的一第一端耦接至第三电压VSS。 第十一晶体管 M11的一栅极端耦接至第一晶体管M1的第二端。 第十二晶体管M12的一第一端接收第二时钟 脉冲信号XCK1。 第十二晶体管M12的一栅极端接收第二驱动信号Q10。 第十二晶体管M12的 一第二端耦接至第十一晶体管M11的。

42、一第二端。 第十三晶体管M13的一第一端耦接至第十一 晶体管M11的第二端。 第十三晶体管M13的一栅极端接收信号CN。 第十三晶体管M13的一第二 端耦接至第一电压(-8V)。 第十四晶体管M14的一第一端耦接至第十晶体管M10的第一端。 第 十四晶体管M14的一栅极端接收信号CN。 第十四晶体管M14的一第二端耦接至第六晶体管M6 的第二端。 第十五晶体管M15的一第一端耦接至第六晶体管M6的第二端。 第十五晶体管M15 的一栅极端耦接至第十一晶体管M11的第二端。 第十五晶体管M15的一第二端耦接至第五电 压(-5V)。 第十六晶体管M16的一第一端耦接至第十一晶体管M11的第二端。 第。

43、十六晶体管 M16的一栅极端接收第一控制信号组的第二控制信号P2。 第十六晶体管M16的一第二端耦接 至第一电压(-8V)。 第十七晶体管M17的一第一端耦接至第十一晶体管M11的第二端。 第十七 晶体管M17的一栅极端接收第一控制信号组的第一控制信号P4。 第十七晶体管M17的一第二 端耦接至第四电压(8.5V)。 第十八晶体管M18的一第一端耦接至第九晶体管M9的第二端。 第 十八晶体管M18的一栅极端耦接至第十一晶体管M11的第二端。 第十八晶体管M18的一第二 端耦接至第三电压(5V)。 第十九晶体管M19的一第一端耦接至第九晶体管M9的第二端。 第十 九晶体管M19的一栅极端耦接至第。

44、一晶体管M1的第二端。 第十九晶体管M19的一第二端耦接 至第六电压(0V)。 第二十晶体管M20的一第一端耦接至第九晶体管M9的第二端。 第二十晶体 管M20的一栅极端接收信号CN。 第二十晶体管M20的一第二端耦接至第十九晶体管M19的第 二端。 第一电容C1的一第一端耦接至第三晶体管M3的第二端。 第一电容C1的一第二端接地。 第二电容C2的一第一端耦接至第十一晶体管M11的第二端。 第二电容C2的一第二端接地。 第 三电容C3的一第一端耦接至第一晶体管M1的第二端。 第三电容C3的一第二端接地。 0048 为了清楚说明VCOM信号产生电路20的原理， 请参照图3示出的信号时序图。 第一。

45、时 钟脉冲信号CK1与第二时钟脉冲信号XCK1互为反相信号， 亦即当第一时钟脉冲信号CK1为逻 辑高电平(logical high， 以下称高电平)时， 第二时钟脉冲信号XCK1为逻辑低电平 (logical low， 以下称低电平)， 当第二时钟脉冲信号XCK1为高电平时， 第一时钟脉冲信号 CK1为低电平。 此外， 第一时钟脉冲信号CK1与第二时钟脉冲信号XCK1在每一帧显示时间的 说明书 5/8 页 10 CN 110675801 A 10 开始会被反相。 所谓 一个帧显示时间(a frame) 指的是显示装置10显示一帧画面的时间。 信号CN是用以切换显示装置10的一窄视(narrow。

46、 view)模式与一广视(wide view)模式的 信号， 其中当信号CN为低电平时， 显示装置10为窄视模式下而具有较小的可视角度， 即具有 防窥功能， 当信号CN为高电平时， 显示装置10为广视模式下而具有较大的可视角度。 以下的 说明是针对显示装置10处于窄视角度下的操作， 故信号CN为低电平。 第一时钟脉冲信号CK1 与第二时钟脉冲信号XCK1可由一驱动集成电路(driver IC)提供。 第一VCOM信号VCOMP1 与第二VCOM信号VCOMN1皆具有一第一电平、 一第二电平以及一第三电平， 其中， 第一电平 小于第二电平， 第二电平小于第三电平。 在像素单元组PS1的像素单元要。

47、被写入像素数据 的期间(即对应到每一帧显示时间， 从第一移位信号G2由低电平转为高电平开始到第二 移位信号G10由低电平转为高电平为止的期间， 以下称像素数据写入时间)， 信号CN为高 电平， 第一VCOM信号VCOMP1与第二VCOM信号VCOMN1为第二电平(即直流电平)。 当对应 于像素数据组PS1的像素数据写入时间结束， 第一VCOM信号VCOMP1会由第二电平转为 并维持第三电平且第二VCOM信号VCOMN1会由第二电平转为并维持第一电平， 直到下一个 像素数据写入时间开始。 而在下一个像素数据写入时间的期间， 第一VCOM信号VCOMP1与 第二VCOM信号VCOMN1转为并维持第。

48、二电平， 并在此像素数据写入时间结束时， 第一VCOM 信号VCOMP1转为并维持第一电平且第二VCOM信号VCOMN1转为并维持第三电平直到再 下一个像素写入时间开始。 也就是说， 第一VCOM信号VCOMP1与第二VCOM信号VCOMN1的 周期为两个帧显示时间。 第一控制信号组P2、 P4及第二控制信号组P1、 P3的周期为两个帧显 示时间， 且第一控制信号组的第一控制信号P4、 第二控制信号P2及第二控制信号组的第一 控制信号P1、 第二控制信号P3在两个帧显示时间的期间皆有二分之一个帧显示时间为高电 平且互不重叠。 当第一信号组的第一控制信号P4为高电平时， 第一电容C1会被以第一电。

49、压 (-8V)进行充电， 第二电容C2会被以第四电压(8.5V)进行充电。 当第一信号组的第二控制信 号P2为高电平时， 第一电容C1会被以第四电压(8.5V)进行充电， 第二电容C2会被以第一电 压(-8V)进行充电。 通过上述方式， 可以使得A点及B点的电压维持在所想要的电压， 而使得 VCOM信号产生电路CC1能够提供正确的第一VCOM信号VCOMP1与第二VCOM信号VCOMN 1。 0049 VCOM信号产生电路20稍作改动即可用以实现第一组A1的其他奇数级的VCOM信号 产生电路CC3、 CC5等， 详述如后。 用以接收第一移位信号G2的端点改为接收对应于所 耦接的像素单元组PS3。

50、、 PS5等的像素数据写入时间起始的移位信号， 用以接收第二移 位信号G10的端点改为接收对应于所耦接的像素单元组PS3、 PS5等的像素数据写入 时间结束的移位信号， 用以接收第一驱动信号Q2的端点改为接收对应于所耦接的像素单 元组PS3、 PS5等的像素数据写入时间起始的驱动信号， 用以接收第二移位信号Q10的 端点改为接收对应于所耦接的像素单元组PS3、 PS5等的像素数据写入时间结束的驱动 信号。 以VCOM信号产生电路CC3来说， 对应于VCOM信号产生电路CC3所耦接的像素单元 组PS3的像素写入时间起始的移位信号及驱动信号分别为G18、 Q18， 对应于VCOM信号 产生电路CC。