数据处理方法、装置及存储介质.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910962889.4 (22)申请日 2019.10.11 (71)申请人 盛科网络 （苏州） 有限公司 地址 215021 江苏省苏州市工业园区星汉5 号B幢4楼13/16单元 (72)发明人 王东贺伟朱彬 (74)专利代理机构 北京派特恩知识产权代理有 限公司 11270 代理人 李昂张颖玲 (51)Int.Cl. G06F 15/173(2006.01) (54)发明名称 一种数据处理方法、 装置及存储介质 (57)摘要 本申请公开了一种数据处理方法， 包括： 接 。

2、收包含至少一个第二数据的第一数据； 将所述至 少一个第二数据传输至至少一个第一数据传输 通道； 根据印刷电路板的链路交叉信息， 将所述 至少一条第一数据传输通道的数据发送至对应 的数据传输链路； 基于至少一个端口分别接收至 少一个第三数据； 根据所述第三数据的通道标识 和链路标识， 将所述至少一个第三数据发送至对 应的数据重组链路。 本申请还公开了一种数据处 理的装置及存储介质； 通过本申请实施例， 使得 在芯片的印刷电路板存在链路交叉的情况下， 保 证物理链路端口与数据传输链路一一对应。 权利要求书2页 说明书18页 附图6页 CN 110737627 A 2020.01.31 CN 110。

3、737627 A 1.一种数据处理方法， 其特征在于， 所述方法包括： 接收包含至少一个第二数据的第一数据； 将所述至少一个第二数据传输至至少一个第一数据传输通道； 根据印刷电路板的链路交叉信息， 将所述至少一条第一数据传输通道的数据发送至对 应的数据传输链路。 2.根据权利要求1所述的方法， 其特征在于， 所述印刷电路板的链路交叉信息包括： 所述数据传输链路与物理链路端口的对应关系。 3.根据权利要求1所述的方法， 其特征在于， 所述方法还包括： 根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据传输通道的通道标 识。 4.根据权利要求3所述的方法， 其特征在于， 所述将所述至少一个第。

4、二数据传输至至少 一个第一数据传输通道包括： 将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。 5.根据权利要求1所述的方法， 其特征在于， 所述方法还包括： 根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。 6.根据权利要求5所述的方法， 其特征在于， 所述根据所述印刷电路板的链路交叉信 息， 配置所述至少一个数据传输链路的链路标识包括： 在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端口的 情况下， 配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹配， 以使所述第m个数据传输链路的数据能够传输至第n个物理。

5、链路端口； 其中， 所述m、 n均为正整数。 7.根据权利要求5所述的方法， 其特征在于， 所述将所述至少一条第一数据传输通道的 数据发送至对应的数据传输链路， 包括： 将所述第二数据发送至与所述第二数据的链路标识匹配的数据传输链路。 8.一种数据处理方法， 其特征在于， 所述方法包括： 基于至少一个端口接收至少一个第三数据； 根据所述第三数据的通道标识和链路标识， 将所述至少一个第三数据发送至对应的数 据重组链路。 9.根据权利要求8所述的方法， 其特征在于， 所述方法还包括： 根据所述第三数据的通道标识， 配置接收所述至少一个第三数据的至少一个第二数据 传输通道的通道标识。 10.根据权利。

6、要求9所述的方法， 其特征在于， 所述根据第三数据的通道标识和链路标 识， 将所述至少一个第三数据发送至对应的数据重组链路包括： 根据数据重组链路发送的请求信息携带的通道标识， 将与所述请求信息的通道标识匹 配的至少一个第二数据传输通道的数据， 发送至发出所述请求信息的数据重组链路。 11.一种数据处理装置， 其特征在于， 所述装置包括： 第一接收单元， 用于接收包含至少一个第二数据的第一数据； 数据选通单元， 用于将所述至少一个第二数据传输至至少一个第一数据传输通道； 数据分发单元， 用于根据印刷电路板的链路交叉信息， 将所述至少一条第一数据传输 权利要求书 1/2 页 2 CN 11073。

7、7627 A 2 通道的数据发送至对应的数据传输链路。 12.根据权利要求11所述的装置， 其特征在于， 所述装置还包括： 配置单元， 用于根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据传输 通道的通道标识。 13.根据权利要求12所述的装置， 其特征在于， 所述数据选通单元还用于： 将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。 14.根据权利要求11所述的装置， 其特征在于， 所述配置单元还用于： 根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标识。 15.根据权利要求14所述的装置， 其特征在于， 所述配置单元， 用于在所述印刷电路板的。

8、链路交叉信息为第m个数据传输链路对应第n 个物理链路端口的情况下， 配置所述第m个数据传输链路的链路标识与第n个物理链路端口 的端口标识匹配， 以使所述第m个数据传输链路的数据能够传输至第n个链路端口； 其中， 所述m、 n均为正整数。 16.根据权利要求14所述的装置， 其特征在于， 所述数据分发单元， 用于将所述第二数据发送至与所述第二数据的链路标识匹配的数 据传输链路。 17.一种数据处理装置， 其特征在于， 所述装置包括： 第二接收单元， 用于基于至少一个端口分别接收至少一个第三数据； 数据缓存单元， 用于根据所述第三数据的通道标识和链路标识， 将所述至少一个第三 数据发送至对应的数据。

9、重组链路。 18.根据权利要求17所述的装置， 其特征在于， 所述装置还包括： 配置单元， 用于根据所述第三数据的通道标识， 配置接收所述至少一 个第三数据的至少一个第二数据传输通道的通道标识； 所述数据缓存单元， 还用于将所述第三数据传输至与所述第三数据的通道标识匹配的 第二数据传输通道。 19.根据权利要求18所述的装置， 其特征在于， 所述数据缓存单元， 还用于根据数据重组链路发送的请求信息携带的通道标识， 将与 所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据， 发送至发出所述请求 信息的数据重组链路； 所述装置还包括： 数据重组单元， 用于向数据缓存单元发送所述请求信息； 。

10、用于根据至 少一个第三数据的链路标识， 重组所述至少一个第三数据。 20.一种存储介质， 存储有可执行程序， 所述可执行程序被处理器执行时， 实现权利要 求1至7任一项所述的数据处理方法， 或者权利要求8至10任一项所述的数据处理方法。 21.一种数据处理装置， 包括存储器、 处理器及存储在存储器上并能够由所述处理器运 行的可执行程序， 其特征在于， 所述处理器运行所述可执行程序时执行如权利要求1至7任 一项所述的数据处理方法的， 或者权利要求8至10任一项所述数据处理的方法的步骤。 权利要求书 2/2 页 3 CN 110737627 A 3 一种数据处理方法、 装置及存储介质 技术领域 0。

11、001 本发明涉及通信技术领域， 尤其涉及一种数据处理方法、 装置及存储介质。 背景技术 0002 芯片的物理链路在芯片的印刷电路板(Printed Circuit Board， PCB)上存在链路 交叉的情况。 因此。 如何在交换芯片内部实现每个物理链路端口和数据传输链路之间的反 交叉， 保证物理链路端口与数据传输链路之间能够一一对应是需要解决的技术问题。 发明内容 0003 本申请实施例提供一种数据处理方法、 装置及存储介质， 使得在芯片的印刷电路 板上存在链路交叉的情况下， 保证物理链路端口与芯片的数据传输链路之间仍然是一一对 应的。 0004 一方面， 本申请实施例提供一种数据处理方法。

12、， 所述方法包括： 0005 接收包含至少一个第二数据的第一数据； 0006 将所述至少一个第二数据传输至至少一个第一数据传输通道； 0007 根据印刷电路板的链路交叉信息， 将所述至少一条第一数据传输通道的数据发送 至对应的数据传输链路。 0008 上述方案中， 所述印刷电路板的链路交叉信息包括： 0009 所述数据传输链路与物理链路端口的对应关系。 0010 上述方案中， 所述方法还包括： 0011 根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据传输通道的通 道标识。 0012 上述方案中， 所述将所述至少一个第二数据传输至至少一个第一数据传输通道包 括： 0013 将所述第二数。

13、据传输至与所述第二数据的通道标识匹配的第一数据传输通道。 0014 上述方案中， 所述方法还包括： 0015 根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标 识。 0016 上述方案中， 所述根据所述印刷电路板的链路交叉信息， 配置所述至少一个数据 传输链路的链路标识包括： 0017 在所述印刷电路板的链路交叉信息为第m个数据传输链路对应第n个物理链路端 口的情况下， 配置所述第m个数据传输链路的链路标识与第n个物理链路端口的端口标识匹 配， 以使所述第m个数据传输链路的数据能够传输至第n个物理链路端口； 0018 其中， 所述m、 n均为正整数。 0019 上述方案中，。

14、 所述将所述至少一条第一数据传输通道的数据发送至对应的数据传 输链路， 包括： 说明书 1/18 页 4 CN 110737627 A 4 0020 将所述第二数据发送至与所述第二数据的链路标识匹配的数据传输链路。 0021 第二方面， 本申请实施例提供一种数据处理方法， 所述方法包括： 0022 基于至少一个端口接收至少一个第三数据； 0023 根据所述第三数据的通道标识和链路标识， 将所述至少一个第三数据发送至对应 的数据重组链路。 0024 上述方案中， 所述方法还包括： 0025 根据所述第三数据的通道标识， 配置接收所述至少一个第三数据的至少一个第二 数据传输通道的通道标识。 002。

15、6 上述方案中， 所述根据第三数据的通道标识和链路标识， 将所述至少一个第三数 据发送至对应的数据重组链路包括： 0027 根据数据重组链路发送的请求信息携带的通道标识， 将与所述请求信息的通道标 识匹配的至少一个第二数据传输通道的数据， 发送至发出所述请求信息的数据重组链路。 0028 第三方面， 本申请实施例提供一种数据处理装置， 所述装置包括： 0029 第一接收单元， 用于接收包含至少一个第二数据的第一数据； 0030 数据选通单元， 用于将所述至少一个第二数据传输至至少一个第一数据传输通 道； 0031 数据分发单元， 用于根据印刷电路板的链路交叉信息， 将所述至少一条第一数据 传输。

16、通道的数据发送至对应的数据传输链路。 0032 上述方案中， 所述装置还包括： 0033 配置单元， 用于根据所述印刷电路板的链路交叉信息配置所述至少一个第一数据 传输通道的通道标识。 0034 上述方案中， 所述数据选通单元还用于： 0035 将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传输通道。 0036 上述方案中， 所述配置单元还用于： 0037 根据所述印刷电路板的链路交叉信息配置所述至少一个数据传输链路的链路标 识。 0038 上述方案中， 所述配置单元， 用于在所述印刷电路板的链路交叉信息为第m个数据 传输链路对应第n个物理链路端口的情况下， 配置所述第m个数据传输。

17、链路的链路标识与第 n个物理链路端口的端口标识匹配， 以使所述第m个数据传输链路的数据能够传输至第n个 链路端口； 0039 其中， 所述m、 n均为正整数。 0040 上述方案中， 所述数据分发单元， 用于将所述第二数据发送至与所述第二数据的 链路标识匹配的数据传输链路。 0041 第四方面， 本申请实施例提供一种数据处理方法， 所述装置包括： 0042 第二接收单元， 用于基于至少一个端口分别接收至少一个第三数据； 0043 数据缓存单元， 用于根据所述第三数据的通道标识和链路标识， 将所述至少一个 第三数据发送至对应的数据重组链路。 0044 上述方案中， 所述装置还包括： 配置单元， 。

18、用于根据所述第三数据的通道标识， 配 置接收所述至少一个第三数据的至少一个第二数据传输通道的通道标识； 说明书 2/18 页 5 CN 110737627 A 5 0045 所述数据缓存单元， 还用于将所述第三数据传输至与所述第三数据的通道标识匹 配的第二数据传输通道。 0046 上述方案中， 所述数据缓存单元， 还用于根据数据重组链路发送的请求信息携带 的通道标识， 将与所述请求信息的通道标识匹配的至少一个第二数据传输通道的数据， 发 送至发出所述请求信息的数据重组链路； 0047 所述装置还包括： 数据重组单元， 用于向数据缓存单元发送所述请求信息； 用于根 据至少一个第三数据的链路标识，。

19、 重组所述至少一个第三数据。 0048 本申请实施例还提供一种数据处理的装置， 包括存储器、 处理器及存储在存储器 上并能够由所述处理器运行的可执行程序， 所述处理器运行所述可执行程序时实现所述数 据处理的方法的步骤。 0049 本申请实施例提供一种数据处理的方法、 装置及存储介质， 通过接收包含至少一 个第二数据的第一数据； 将所述至少一个第二数据传输至至少一个第一数据传输通道； 根 据印刷电路板的链路交叉信息， 将所述至少一条第一数据传输通道的数据发送至对应的数 据传输链路。 使得在芯片的物理链路在芯片的印刷电路板上存在链路交叉的情况下， 芯片 向印刷电路板上其他模块的物理链路端口传输数据。

20、时， 仍然能够保证芯片内部的数据传输 链路与印刷电路板上其他模块的物理链路端口一一对应。 通过接收至少一个第三数据； 根 据请求信息的通道标识， 将所述至少一条第二数据传输通道的数据发送至对应的数据重组 链路。 使得在芯片的物理链路在芯片的印刷电路板上存在链路交叉的情况下， 芯片接收所 述印刷电路板上其他模块的数据时， 仍然能够保证芯片内部的数据传输链路与印刷电路板 上其他模块的物理链路端口一一对应。 本申请实施例提供的数据处理方法， 扩展性高， 在存 在多个数据传输通道以及多个数据传输链路的芯片中同样适用； 并且， 本申请实施例提供 的数据处理方法， 没有引入数据逻辑链路， 进而不会增加芯片。

21、数据选择模块的负担， 也不会 因为数据逻辑链路的时钟， 增加芯片后端实时时钟树分析的复杂度。 附图说明 0050 图1为以太网交换芯片和QSFP光模块在PCB上链路连接示意图一； 0051 图2为以太网交换芯片和QSFP光模块在PCB上链路连接示意图二； 0052 图3为以太网交换芯片和以太网接口芯片在背板上链路连接示意图； 0053 图4为现有技术中实现PCB链路反交叉的芯片连接结构示意图； 0054 图5为本申请实施例提供的数据处理方法的芯片发送数据的可选流程示意图； 0055 图6为本申请实施例提供的芯片将至少一个第二数据传输至至少一个第一数据传 输通道的可选流程示意图； 0056 图7。

22、为本申请实施例中芯片将至少一条第一数据传输通道的数据发送至对应的数 据传输链路的可选流程示意图； 0057 图8为本申请实施例提供的数据处理方法的芯片接收数据的可选流程示意图； 0058 图9为本申请实施例提供的芯片将至少一个第三数据传输至至少一条第二数据传 输通道的可选流程示意图； 0059 图10为本申请实施例提供的数据处理方法的可选流程示意图； 0060 图11为本申请实施例提供的数据处理装置的芯片发送装置的可选结构示意图一； 说明书 3/18 页 6 CN 110737627 A 6 0061 图12为本申请实施例提供的数据处理装置的芯片接收装置的可选结构示意图一； 0062 图13为。

23、本申请实施例提供的数据处理装置的芯片发送装置的可选结构示意图二； 0063 图14为本申请实施例提供的数据处理装置的芯片接收装置的可选结构示意图二。 具体实施方式 0064 以下结合附图及实施例， 对本申请进行进一步详细说明。 应当理解， 此处所描述的 具体实施例仅仅用以解释本申请， 并不用于限定本申请。 0065 随着互联网对带宽的需求越来越高， 交换芯片支持的带宽也随之增加。 目前交换 芯片可以提供12.8太字节(Terabyte， T)的输入/输出(In/Out， IO)交换带宽。 所述可以提供 12.8T带宽的交换芯片包括256根支持56吉字节(Gigabyte， G)交换带宽的物理链。

24、路， 最大可 以支持128个100G交换带宽的物理链路端口。 0066 在实施过程中， 无论盒式设备应用还是机架式设备应用， 随着物理链路的增加， 均 可能出现交叉走线的情况， 进而引起物理链路串扰， 无法保证物理链路与物理链路端口一 一对应。 0067 相关技术中， 一般采用在交换芯片内部， 根据PCB交叉情况， 增加逻辑链路， 但随着 数据传输链路数目增加， 上述方案的扩展性不高， 无法灵活支持随着数据传输链路增加带 来的PCB交叉； 同时， 逻辑链路会导致芯片内部时钟单元增加， 进而导致芯片后端实时时钟 树分析的复杂度。 0068 图1示出了以太网交换芯片和四通道小尺寸可插拔(Quad 。

25、Small Form-factor Pluggable， QSFP)光模块在PCB上链路连接示意图一。 0069 在一些可选实施例中， 所述QSFP的型号为QSFP28， 包括4根支持25G交换带宽的物 理链路。 0070 如图1所示， 所述QSFP28光模块包括4条物理介质依赖通道(Physical Medium Dependence Lane， PMDL)， 分别是PMDL0_TX至PMDL3_TX。 0071 在以太网交换芯片中的通道是支持100G交换带宽的通道(Port)的情况下， 所述通 道包括4条链路， 与QSFP28的通道数相等。 此时， 所述交换芯片内部支持100G带宽的通道的。

26、 物理编码子层(Physical Coding Sublayer， PCS)支持链路交叉后的链路重组， 不会出现物 理链路与物理链路端口不匹配的情况； 即在以太网交换芯片中仅存在一个通道， 且所述通 道包含的链路数与设备面板口的物理链路端口数一致的情况下， 不会出现链路交叉导致物 理链路与物理链路端口无法一一对应的情况。 0072 图2示出了以太网交换芯片和QSFP光模块在PCB上链路连接示意图二。 0073 在一些可选实施例中， 所述QSFP的型号为QSFP28， 包括4根支持25G交换带宽的物 理链路。 0074 在以太网交换芯片中的通道是2个支持50G交换带宽的通道Port0和Port1。

27、的情况 下， 所述Port0和Port1均包含2个链路。 所述Port0的两个链路连接的的是在设备面板口的 PMDL0_TX物理链路端口和PMDL1_TX物理链路端口； 所述Port1的两个链路连接的是在设备 面板口的PMDL2_TX物理链路端口和PMDL3_TX物理链路端口。 如果PCB链路存在交叉， 就需要 保证Port0的两个链路仍然连接设备面板口的PMDL0_TX物理链路端口和PMDL1_TX物理链路 端口， 以及Port1的两个链路仍然连接设备面板口的PMDL2_TX物理链路端口和PMDL3_TX物 说明书 4/18 页 7 CN 110737627 A 7 理链路端口。 0075 。

28、图3示出了以太网交换芯片和以太网接口芯片在背板上链路连接示意图。 0076 如图3所示， 以太网交换芯片中的通道是2个支持100G交换带宽的通道Port0和 Port1， 每个通道均包含4个链路。 如果以太网交换芯片的8条链路和以太网接口芯片的8条 链路不是一一对应连接， 而是存在交叉连接的情况， 为了避免交叉连接， 需要在以太网交换 芯片内增加额外的反交叉逻辑。 0077 图4示出了现有技术中实现PCB链路反交叉的芯片连接结构示意图。 0078 如图4所示， 以太网交换芯片中的通道是2个支持50G交换带宽的通道Port0和 Port1， 每个通道均包含2个链路。 0079 PCB上链路交叉信。

29、息为： 以太网交换芯片的物理介质附着通道(Physical Medium Attachment Lane， PMAL)0连接QSFP28光模块的PMDL2_TX物理链路端口， PMAL1_TX连接 QSFP28光模块的PMDL0_TX物理链路端口， PMAL2_TX连接QSFP28光模块的PMDL1_TX物理链路 端口， PMAL3_TX连接QSFP28光模块的PMDL3_TX物理链路端口。 为了使以太网交换芯片和 QSFP28光模块连接时支持PCB上的链路交叉， 保证以太网交换芯片内部每个50G带宽的两条 链路分别与PMDL0_TX物理链路端口、 PMDL1_TX物理链路端口、 PMDL2_。

30、TX物理链路端口、 PMDL3_TX物理链路端口连接， 需要在以太网交换芯片内部， 在变速箱(Gearbox)和PMAL之 间， 根据PCB上链路交叉的情况， 在发送方向PMAL时钟域， 增加数据的选择逻辑。 所述数据的 选择逻辑， 不仅对数据进行选择， 每个Gearbox使用的时钟也要选择与其相连接的PMAL链路 的时钟， 从而实现一个反交叉的过程。 0080 但是， 随着物理链路数量的增加， 为实现反交叉链路， 所述数据的选择逻辑也更复 杂； 随之而来的， 数据选择逻辑需要作出更多的数据选择， 代价大大提升； 同时， 数据选择逻 辑也会引入更多的时钟， 增加以太网交换芯片后端实时时钟树分析。

31、的复杂度。 0081 针对目前实现链路反交叉的方法中存在的问题， 本申请提出一种数据处理方法, 能够解决现有技术方案中无法解决的技术难题和缺点。 0082 图5示出了本申请提供的一种数据处理方法的发送端可选流程示意图， 将根据各 个步骤进行说明。 0083 步骤S101， 接收包含至少一个第二数据的第一数据。 0084 在一些实施例中， 芯片接收包含至少一个第二数据的第一数据。 所述第二数据为 芯片内部通道包含的链路发送的数据， 所述第一数据为所有第二数据的集合。 0085 在另一些实施例中， 所述芯片的每条第一数据传输通道均接收包含至少一个第二 数据的第一数据， 所述第一数据传输通道为芯片中。

32、用于传输数据的通道， 所述第一数据传 输通道对应至少一条数据传输链路， 所述数据传输链路的数量为传输所述第一数据的所有 芯片内部通道包含的总链路数。 0086 在一些实施例中， 芯片包含的第一数据传输通道对应的数据传输链路的数量均相 等。 0087 例如， 芯片中有2个第一数据传输通道， 第一个第一数据传输通道对应2个数据传 输链路， 则第二个第一数据传输通道也对应2个数据传输链路。 0088 在一些实施例中， 所述第一数据为芯片所有通道发送的总数据。 所述第一数据通 过广播的方式发送到所述芯片的所有第一数据传输通道上。 说明书 5/18 页 8 CN 110737627 A 8 0089 在。

33、一些实施例中， 所述第一数据还包括： 发送所述第一数据中每个数据的通道对 应的通道信息； 所述通道信息可以为通道标识。 所述第二数据携带发送所述第二数据的通 道的通道标识。 0090 在另一些实施例中， 所述第一数据还包括： 发送所述第一数据中每个数据的链路 对应的链路信息； 所述链路信息可以为链路标识。 所述第二数据携带发送所述第二数据的 链路的链路标识。 0091 以图2为例， 芯片内有2个50G PCS通道， 每个50G PCS通道均发送M/2个数据， 所述 第一数据为2个50G PCS通道发出的总的M个数据， 以及发送所述数据的通道的通道标识， 和/或发送所述数据的链路的链路标识。 所。

34、述芯片的第一数据传输通道数目为4条， 且每条 第一数据传输通道均接收M个数据， 以及所述M个数据中每个数据对应的发送所述数据的通 道标识和/或链路标识。 0092 在一些可选实施例中， 所述第一数据还可以为系统侧所有通道发送的数据， 经过 时分复用(Time Division Multiplexing， TDM)编码后的总数据。 以图2为例， 芯片内包含2 个50G PCS通道， 每个50G PCS通道均发送M/2个数据， ， 进一步每个50G PCS通道对应的2个 链路均发送M/4个数据， 对每条链路发送的M/4个数据进行TDM编码， 形成第一数据。 所述第 二数据指每条链路发送的M/4个数。

35、据。 0093 步骤S102， 将所述至少一个第二数据传输至至少一个第一数据传输通道。 0094 在一些实施例中， 所述芯片将所述至少一个第二数据传输至至少一个第一数据传 输通道包括步骤S201至步骤S202。 图6示出了本申请实施例中所述芯片将所述至少一个第 二数据传输至至少一个第一数据传输通道的可选流程示意图， 将根据各个步骤进行说明。 0095 步骤S201， 根据印刷链路板的链路交叉信息配置所述至少一个第一数据传输通道 的通道标识。 0096 在一些实施例中， 所述印刷电路板的链路交叉信息包括： 数据传输链路与物理链 路端口的对应关系。 如图4所示， 所述印刷电路板的链路交叉信息为： 。

36、以太网交换芯片的 PMAL0_TX连接QSFP28光模块的PMDL2_TX物理链路端口， PMAL1_TX连接QSFP28光模块的 PMDL0_TX物理链路端口， PMAL2_TX连接QSFP28光模块的PMDL1_TX物理链路端口， PMAL3_TX 连接QSFP28光模块的PMDL3_TX物理链路端口。 0097 在一些实施例中， 所述芯片根据所述印刷链路板的链路交叉信息配置所述至少一 个第一数据传输通道的通道标识， 包括： 所述芯片根据所述链路交叉信息， 为每条第一数据 传输通道配置对应的通道标识。 0098 在一些实施例中， 所述第一数据传输通道对应至少一条数据传输链路， 且芯片包 含。

37、的第一数据传输通道对应的数据传输链路数量均相等。 0099 例如， 芯片包含两个第一数据传输通道， 第一个数据传输通道对应2个数据传输链 路， 则第二个数据传输通道也对应2个数据传输链路。 0100 例如， 为了使图4所示的以太网交换芯片的物理链路与QSFP28的物理链路端口一 一对应， 确保PCSL0_TX的数据发送到PMDL0_TX物理链路端口、 PCSL1_TX的数据发送到 PMDL1_TX物理链路端口、 PCSL2_TX的数据发送到PMDL2_TX物理链路端口、 PCSL3_TX的数据 发送到PMDL3_TX物理链路端口。 需要保证芯片的PCSL0_TX的数据发送到PMAL1_TX、 。

38、芯片的 PCSL1_TX的数据发送到PMAL2_TX、 芯片的PCSL2_TX的数据发送到PMAL0_TX、 芯片的PCSL3_ 说明书 6/18 页 9 CN 110737627 A 9 TX的数据发送到PMAL3_TX。 0101 也就是说， PMAL1_TX与PMAL2_TX接收通道标识为0的50G PSC通道发出的数据； PMAL0_TX与PMAL3_TX接收通道标识为1的50G PSC通道发出的数据。 根据所述印刷电路板的 链路交叉信息， 配置芯片中的第一条第一数据传输通道至第四条第一数据传输通道的通道 标识依次为1、 0、 0、 1。 0102 在另一些实施例中， 所述芯片根据所述。

39、印刷电路板的链路交叉信息配置所述至少 一个第一数据传输通道的通道标识包括： 在所述印刷电路板的链路交叉信息为第m个数据 传输通道对应第n个物理链路端口的情况下， 配置所述第m个数据传输通道的通道标识与第 n个物理链路端口的端口标识匹配， 以使所述第m个数据传输通道的数据能够传输至第n个 物理链路端口； 其中， 所述m、 n均为正整数。 0103 如图4所示， 芯片内部通道50G_0PCS TX通过PCSL0链路和PCSL1链路分别向 Gearbox0 TX和Gearbox1 TX发送数据； 通道50G_1PCS TX通过PCSL0链路和PCSL1链路分别 向Gearbox2 TX和Gearbo。

40、x3 TX发送数据， 所述通道50G_0PCS TX的通道标识为0， 对应的 PCSL0链路的链路标识为0， 对应的PCSL1链路的链路标识为1； 即通道50G_0PCS TX的PCSL0 链路发出的第二数据， 携带的通道标识为0， 链路标识为0； 通道50G_0PCS TX的PCSL1链路发 出的第二数据， 携带的通道标识为0， 链路标识为1。 所述通道50G_1PCS TX的通道标识为1， 对应的PCSL0链路的链路标识为0， 对应的PCSL1链路的链路标识为1； 即通道50G_1PCS TX的 PCSL0链路发出的第二数据， 携带的通道标识为1， 链路标识为0； 通道50G_1PCS T。

41、X的PCSL1 链路发出的第二数据， 携带的通道标识为1， 链路标识为1。 0104 在不存在芯片的印刷电路板链路交叉的情况下， 所述通道50G_0PCS TX的PCSL0链 路发出的第二数据， 携带通道标识0， 链路标识0， 发送至芯片内部的Gearbox0 TX， 再通过 Gearbox0 TX发送至PMAL0 TX， 再通过PMAL0 TX发送至QSFP28的第一个物理链路端口PMDL0 TX。 0105 在芯片的印刷电路板存在如图4所示的链路交叉的情况下， 所述PMAL0的数据将通 过所述印刷电路板发送至QSFP28的第三个物理链路端口， 即PMDL2 TX。 0106 所述芯片根据印。

42、刷电路板的链路交叉信息配置所述至少一个数据传输链路的链 路标识包括： 在所述芯片的印刷电路板不存在链路交叉的情况下， 所述QSFP28的第三个物 理链路端口PMDL2 TX接收PMAL2的数据， 即通道标识为1链路标识为0的数据， 为了实现链路 反交叉， 为所述PMAL0对应的物理链路设置通道标识1， 链路标识0， 保证所述QSFP28的第三 个物理链路端口PMDL2 TX接收通道标识为1链路标识为0的数据。 0107 步骤S202、 将所述第二数据传输至与所述第二数据的通道标识匹配的第一数据传 输通道。 0108 在一些实施例中， 所述芯片将所述第二数据传输至与所述第二数据的通道标识匹 配的。

43、第一数据传输通道包括： 在第二数据对应的通道标识与所述第一数据传输通道的通道 标识匹配的情况下， 所述芯片将所述第二数据传输至所述第一数据传输通道。 0109 在一些实施例中， 所述第二数据对应的通道标识与所述第一数据传输通道的通道 标识匹配， 是指第二数据对应的通道标识与所述第一数据传输通道的通道标识相等。 0110 例如， 第二数据对应的通道标识为1， 第一数据传输通道的通道标识也为1， 认为第 二数据对应的通道标识与所述第一数据传输通道的通道标识匹配， 芯片将通道标识为1的 说明书 7/18 页 10 CN 110737627 A 10 第二数据传输至通道标识为1的第一数据传输通道； 如。

44、果第二数据对应的通道标识为1， 第 一数据传输通道的通道标识为0， 认为第二数据对应的通道标识与所述第一数据传输通道 的通道标识不匹配， 芯片不会将通道标识为1的第二数据传输至通道标识为0的第一数据传 输通道。 0111 在另一实施例中， 所述芯片根据所述第二数据对应的通道标识， 将所述第二数据 传输至于所述第二数据的通道标识匹配的第一数据传输通道。 0112 例如， 根据图4所示的印刷电路板的链路交叉信息， 配置芯片中的第一条第一数据 传输通道至第四条第一数据传输通道的通道标识依次为1、 0、 0、 1。 芯片将接收的第一数据 中， 通道标识为0的第二数据， 传输至第二个第一数据传输通道和第。

45、三个第一数据传输通道 中； 芯片将接收的第一数据中， 通道标识为1的第二数据， 传输至第一个第一数据传输通道 和第四个第一数据传输通道中。 0113 在一些实施例中， 交换芯片的发送端只有一条第一数据传输通道， 所述芯片将第 一数据全部传输至所述第一数据传输通道。 0114 步骤S103， 根据印刷电路板的链路交叉信息， 将所述至少一条第一数据传输通道 的数据发送至对应的数据传输链路。 0115 在一些实施例中， 所述芯片根据印刷电路板的链路交叉信息， 将所述至少一条第 一数据传输通道的数据发送至对应的数据传输链路包括步骤S301至步骤S302。 图7示出了 本申请实施例中所述芯片将所述至少一。

46、条第一数据传输通道的数据发送至对应的数据传 输链路的可选流程示意图， 将根据各个步骤进行说明。 0116 步骤S301， 根据印刷链路板的链路交叉信息配置所述至少一个数据传输链路的链 路标识。 0117 在一些实施例中， 所述芯片根据印刷链路板的链路交叉信息配置所述至少一个数 据传输链路的链路标识， 包括： 所述芯片根据所述链路交叉信息， 为每条数据传输链路配置 对应的链路标识。 0118 在一些实施例中， 所述印刷电路板的链路交叉信息包括： 所述数据传输链路与物 理链路端口的对应关系。 如图4所示， 所述印刷电路板的链路交叉信息为： 以太网交换芯片 的PMAL0_TX连接QSFP28光模块的。

47、PMDL2_TX物理链路端口， PMAL1_TX连接QSFP28光模块的 PMDL0_TX物理链路端口， PMAL2_TX连接QSFP28光模块的PMDL1_TX物理链路端口， PMAL3_TX 连接QSFP28光模块的PMDL3_TX物理链路端口。 0119 例如， 为了使图4所示对的芯片的链路与设备面板的端口一一对应， 确保PCSL0_TX 的数据发送到PMDL0_TX物理链路端口、 PCSL1_TX的数据发送到PMDL1_TX物理链路端口、 PCSL2_TX的数据发送到PMDL2_TX物理链路端口、 PCSL3_TX的数据发送到PMDL3_TX物理链路 端口。 需要保证芯片的PCSL0_。

48、TX的数据发送到PMAL1_TX、 芯片的PCSL1_TX的数据发送到 PMAL2_TX、 芯片的PCSL2_TX的数据发送到PMAL0_TX、 芯片的PCSL3_TX的数据发送到PMAL3_ TX。 0120 也就是说， PMAL0_TX接收通道标识为1， 链路标识为0的数据传输链路发出的数据； PMAL1_TX接收通道标识为0， 链路标识为0的数据传输链路发出的数据； PMAL2_TX接收通道 标识为0， 链路标识为1的数据传输链路发出的数据； PMAL0_TX接收通道标识为1， 链路标识 为1的数据传输链路发出的数据； 根据所述印刷电路板的链路交叉信息， 配置芯片中的第一 说明书 8/1。

49、8 页 11 CN 110737627 A 11 条数据传输链路至第四条数据传输链路的链路标识依次为0、 0、 1、 1。 0121 在另一些实施例中， 所述芯片根据印刷电路板的链路交叉信息配置所述至少一个 数据传输链路的链路标识包括： 在所述印刷电路板的链路交叉信息为第m个数据传输链路 对应第n个物理链路端口的情况下， 配置所述第m个数据传输链路的链路标识与第n个物理 链路端口的端口标识匹配， 以使所述第m个数据传输链路的数据能够传输至第n个链路端 口； 其中， 所述m、 n均为正整数。 0122 如图4所示， 芯片内部通道50G_0PCS TX通过PCSL0链路和PCSL1链路分别向 Ge。

50、arbox0 TX和Gearbox1 TX发送数据； 通道50G_1PCS TX通过PCSL0链路和PCSL1链路分别 向Gearbox2 TX和Gearbox3 TX发送数据， 所述通道50G_0PCS TX的通道标识为0， 对应的 PCSL0链路的链路标识为0， 对应的PCSL1链路的链路标识为1； 即通道50G_0PCS TX的PCSL0 链路发出的第二数据， 携带的通道标识为0， 链路标识为0； 通道50G_0PCS TX的PCSL1链路发 出的第二数据， 携带的通道标识为0， 链路标识为1。 所述通道50G_1PCS TX的通道标识为1， 对应的PCSL0链路的链路标识为0， 对应的。