具有独立栅极控制的垂直堆叠互补场效应晶体管装置.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910564732.6 (22)申请日 2019.06.27 (30)优先权数据 16/047,456 2018.07.27 US (71)申请人 格芯公司 地址 英属开曼群岛大开曼岛 (72)发明人 朱利安弗罗吉尔谢瑞龙 帕尼特哈瑞汉德拉苏瓦纳 (74)专利代理机构 北京戈程知识产权代理有限 公司 11314 代理人 程伟王锦阳 (51)Int.Cl. H01L 21/8238(2006.01) H01L 27/092(2006.01) (54)发明名称 具有独立栅极控制。

2、的垂直堆叠互补场效应 晶体管装置 (57)摘要 本发明涉及具有独立栅极控制的垂直堆叠 互补场效应晶体管装置， 其中， 一种方法包括形 成半导体材料层的堆叠。 形成与位于该堆叠的第 一端部的下部区域相邻的第一间隔件， 以及形成 与位于该堆叠的第二端部的上部区域相邻的第 二间隔件。 形成栅极结构和侧壁间隔件于该堆叠 的上方。 移除该栅极结构以及该半导体层的第一 子集以定义内空腔和栅极空腔。 形成栅极绝缘 层。 形成第一导电材料于该内空腔中。 从该上部 区域的该内空腔中选择性移除该第一导电材料。 该下部区域的该内空腔中的该第一导电材料保 留作为第一栅极电极。 形成一第二导电材料于该 上部区域的该内空。

3、腔中以定义一第二栅极电极。 权利要求书3页 说明书9页 附图19页 CN 110783273 A 2020.02.11 CN 110783273 A 1.一种方法， 其特征在于， 包括： 形成半导体材料层的堆叠于一基板的上方， 该堆叠包括一上部区域以及一下部区域； 形成与位于该堆叠的一第一端部的该下部区域相邻的一第一间隔件； 形成与位于相对于该第一端部的该堆叠的一第二端部的该上部区域相邻的一第二间 隔件； 形成一牺牲栅极结构于该堆叠的上方； 形成相邻于该牺牲栅极结构的一侧壁间隔件； 选择性移除该牺牲栅极结构以定义由该侧壁间隔件所界定的一栅极空腔， 并选择性移 除该堆叠中的半导体材料层的一第一子。

4、集以定义位于剩余半导体材料层的一第二子集之 间的内空腔； 形成一栅极绝缘层于该内空腔和该栅极空腔中； 形成一第一导电材料于该内空腔中； 形成覆盖该堆叠的该第二端部的一第一掩膜； 从该上部区域的该内空腔中移除该第一导电材料， 其中， 该下部区域的该内空腔中的 该第一导电材料保持为一第一栅极电极； 移除该第一掩膜； 以及 形成与该第一导电材料不同的一第二导电材料于该上部区域的该内空腔中以定义一 第二栅极电极。 2.根据权利要求1所述的方法， 其特征在于， 该第一导电材料包括用于由该第一栅极电 极所定义的一第一导电类型晶体管的一第一功函数材料以及该下部区域中的该第二子集 的第一构件， 且该第二导电材。

5、料包括用于由该第二栅极电极所定义的一第二导电类型晶体 管的一第二功函数材料以及该上部区域中的该第二子集的第二构件。 3.根据权利要求1所述的方法， 其特征在于， 该方法还包括： 形成一第三导电材料以填充该栅极空腔， 该第三导电材料接触该第一栅极电极和该第 二栅极电极； 以及 形成一盖层于该第三导电材料上方的该栅极空腔中。 4.根据权利要求3所述的方法， 其特征在于， 该第三导电材料包括与该第二导电材料相 同的材料。 5.根据权利要求3所述的方法， 其特征在于， 该方法还包括形成接触该第三导电材料的 一第一接触件， 以定义包括该第一栅极电极和该第二栅极电极的一共享栅极结构。 6.根据权利要求3所。

6、述的方法， 其特征在于， 该第二间隔件将该第三导电材料分为接触 该第一栅极电极的一第一部分以及接触该第二栅极电极的一第二部分， 且该方法还包括： 形成接触该第一部分的一第一接触件； 以及 形成接触该第二部分的一第二接触件。 7.根据权利要求3所述的方法， 其特征在于， 该方法还包括： 形成一凹陷于该第三导电材料中， 以将该第三导电材料分为接触该第一栅极电极的一 第一部分与接触该第二栅极电极的一第二部分； 形成该盖层于该凹陷中； 形成接触该第一部分的一第一接触件； 以及 权利要求书 1/3 页 2 CN 110783273 A 2 形成接触该第二部分的一第二接触件。 8.根据权利要求1所述的方法。

7、， 其特征在于， 形成该第一间隔件包括： 形成该第一间隔件于该堆叠的第一侧和第二侧上； 形成覆盖该堆叠的该第一侧的一第二掩膜； 以及 移除未被该第二掩膜所覆盖的该堆叠的该第二侧上的该第一间隔件的一部分。 9.根据权利要求8所述的方法， 其特征在于， 形成该第二间隔件包括： 形成覆盖该下部区域以及该第一间隔件的至少一部分的一第三掩膜； 形成该第二间隔件于该上部区域中的该堆叠的该第一侧与该第二侧上； 形成覆盖该堆叠的该第二侧的一第四掩膜； 以及 移除未被该第四掩膜所覆盖的该堆叠的该第一侧上的该第二间隔件的一部分。 10.根据权利要求1所述的方法， 其特征在于， 形成该第一间隔件包括： 形成覆盖该堆。

8、叠的该第二侧的一第二掩膜； 选择性移除该半导体材料层的一第三子集的第一端部， 该半导体材料层选自位于该下 部区域中的该第一子集的第一构件， 以定义第一端部空腔； 以及 形成该第一间隔件于该第一端部空腔中。 11.根据权利要求10所述的方法， 其特征在于， 形成该第二间隔件包括： 形成覆盖该堆叠的该第一侧以及该堆叠的该第二侧的该下部区域的一第三掩膜； 选择性移除该半导体材料层的一第四子集的第二端部， 该半导体材料层选自位于该上 部区域中的该第一子集的构件， 以定义第二端部空腔； 以及 形成该第二间隔件于该第二端部空腔中。 12.根据权利要求11所述的方法， 其特征在于， 该第三子集中的该半导体材。

9、料层包括一 第一材料， 且该第四子集中的该半导体材料包括可相对于该第一材料选择性蚀刻的一第二 材料。 13.根据权利要求1所述的方法， 其特征在于， 该第一子集中的该半导体材料层包括一 第一材料， 且该第二子集中的该半导体材料层包括可相对于该第一材料选择性蚀刻的一第 二材料。 14.根据权利要求1所述的方法， 其特征在于， 该方法还包括： 在形成该侧壁间隔件之前， 选择性移除该半导体材料层的一第三子集以定义堆叠空 腔； 以及 形成邻接该牺牲栅极结构以及位于该堆叠空腔中的该侧壁间隔件。 15.根据权利要求14所述的方法， 其特征在于， 一第一堆叠空腔位于该上部区域与该下 部区域之间， 且形成该侧。

10、壁间隔件于该第一堆叠空腔中包括形成分离该上部区域和该下部 区域的一栅极堆叠间隔件。 16.根据权利要求15所述的方法， 其特征在于， 该第一间隔件的一侧壁部分至少部分的 与该栅极堆叠间隔件的一端部垂直重叠。 17.根据权利要求15所述的方法， 其特征在于， 一第二堆叠空腔位于该基板与该堆叠之 间， 且形成该侧壁间隔件于该第二堆叠空腔中包括形成分离该基板与该堆叠的一底部间隔 件。 18.根据权利要求14所述的方法， 其特征在于， 该第一子集中的该半导体材料层包括一 权利要求书 2/3 页 3 CN 110783273 A 3 第一材料， 该第二子集中的该半导体材料层包括可相对于该第一材料选择性蚀。

11、刻的一第二 材料， 且该第三子集中的该半导体材料层包括可相对于该第一材料和该第二材料选择性蚀 刻的一第三材料。 19.根据权利要求18所述的方法， 其特征在于， 该第一材料、 该第二材料以及该第三材 料包括具有不同锗浓度的硅。 20.根据权利要求1所述的方法， 其特征在于， 该第一间隔件包括一第一材料， 且该第二 间隔件包括可相对于该第一材料选择性蚀刻的一第二材料。 权利要求书 3/3 页 4 CN 110783273 A 4 具有独立栅极控制的垂直堆叠互补场效应晶体管装置 技术领域 0001 一般而言， 本披露涉及半导体装置的制造， 更具体而言， 涉及形成具有独立栅极控 制的垂直堆叠互补场效。

12、应晶体管(FET)装置的各种新方法以及由此产生的装置。 背景技术 0002 在现代集成电路中， 例如微处理器、 存储装置等， 大量的电路元件(特别是晶体管) 被安装在一有限的芯片区域上。 晶体管有各种形状和形式， 例如， 平面型晶体管、 鳍式场效 应晶体管、 纳米线装置等。 该晶体管通常是NMOS(NFET)或PMOS(PFET)类型装置， 其中，“N” 和 “P” 的指定是基于创建该装置的源漏(source/drain)区域的掺杂剂类型。 所谓的CMOS (Complementary Metal Oxide Semiconductor； 完全金属氧化物半导体)技术或产品是指 利用NMOS和P。

13、MOS晶体管装置制造的集成电路产品。 无论晶体管装置的物理配置如何， 每个 装置包括源极和漏极区域， 以及位于源漏区域的上方和之间的一栅极电极(gate electrode)结构。 在该栅极电极上施加一适当的控制电压之后， 在漏极区域和源极区域之 间形成一导电沟道区域。 0003 一传统的场效应晶体管(FET)是一种平面型装置， 其中， 该装置的整个沟道区域是 平行于且略低于该半导体基板(substrate)的该平面型上表面而形成。 与一平面型场效应 晶体管不同， 有所谓的三维(3D)装置， 例如一说明性的三维结构的鳍式场效应晶体管 (FinFET)装置。 0004 一种显示未来先进IC产品前。

14、景的装置的类型通常被称为一纳米片装置。 通常， 一 纳米片装置具有由多个垂直间隔的半导体材料片组成的一鳍式沟道结构。 该装置的一栅极 结构位于每个这些间隔的沟道半导体材料层的周围。 这种纳米片装置可以形成为一高速逻 辑电路的一部分。 通常， 该纳米片装置可以在一相对较低的电压下运行， 例如1V或更低(基 于当今的技术)， 且其是针对高速运行和低功耗(特别是用于智能手机等移动装置中使用的 IC产品)所专门设计。 0005 一复杂环栅(gate-all-around)技术的一实施例是一互补场效应晶体管(CFET)， 它是一个三维单片结构， 具有垂直堆叠在彼此顶部的NFET和PFET纳米线/纳米片。。

15、 一CFET布 局通常在一个级别(level)上具有P型FET， 并在一相邻级别(即， 高于或低于)上具有N型 FET。 在这种结构中， 下场效应晶体管的源漏区域通过介电层与上场效应晶体管的源漏区域 电性隔离。 0006 为了平衡CMOS装置的阈值电压， PMOS和NMOS装置通常使用不同的栅极材料。 该栅 极材料通常使用一替换栅极工艺以使用所需的栅极材料替换一占位符(placeholder)材料 而形成。 由于纳米片装置的空间限制， 很难通过实行一替换栅极工艺来形成不同的栅极材 料。 0007 本披露涉及可以避免或至少减少上述一个或多个问题的影响的各种方法以及由 此产生的装置。 说明书 1/。

16、9 页 5 CN 110783273 A 5 发明内容 0008 下面给出本发明的一简化摘要， 以便对本发明的一些方面提供基本的理解。 本摘 要不是对本发明的详尽概述。 且不打算用于识别本发明的关键或关键元素， 或用于划定本 发明的范围。 其唯一目的是以简化形式提出一些概念， 以作为后面讨论的更详细描述的序 言。 0009 一般而言， 本披露涉及形成具有独立栅极控制的垂直堆叠互补场效应晶体管装置 的各种新颖方法以及由此产生的装置。 本文披露的一示例性方法包括， 出其他外， 形成半导 体材料层的堆叠于一基板的上方， 该堆叠包括一上部区域和一下部区域， 形成与位于该堆 叠的一第一端部上的该下部区域。

17、相邻的一第一间隔件， 以及形成与位于相对于该第一端部 的该堆叠的一第二端部上的该上部区域相邻的一第二间隔件。 该方法还包括形成一牺牲栅 极结构于该堆叠的上方， 形成与该牺牲栅极结构相邻的一侧壁间隔件， 选择性移除该牺牲 栅极结构以定义由该侧壁间隔件所定义的一栅极空腔， 以及选择性移除该堆叠中的该半导 体材料层的一第一子集以定义位于保留的半导体材料层的一第二子集之间的内空腔， 形成 一栅极绝缘层于该内空腔以及该栅极空腔中， 形成一第一导电材料于该内空腔中， 形成覆 盖该堆叠的该第二端部的一第一掩膜， 从该上部区域的该内空腔中移除该第一导电材料， 其中， 该下部区域的该内空腔中的该第一导电材料保持。

18、作为一第一栅极电极， 移除该第一 掩膜， 以及形成与该第一导电材料不同的一第二导电材料于该上部区域的该内空腔中以定 义一第二栅极电极。 附图说明 0010 本披露可通过参考结合附图的下述描述来理解， 其中。 相似的参考数字表示相似 的元件， 且其中： 0011 图1A至图1P描述了本文所公开的用于在具有垂直堆叠的P型和N型场效应晶体管 的一互补场效应晶体管装置100中形成双替换栅极的各种新颖方法； 0012 图2A至图2D描绘了用于形成上和下间隔件的一替换流程； 以及 0013 图3A至图3D描绘了使用一末端间隔配置形成上和下间隔件的一替换流程。 0014 虽然本文所公开的主题容易受到各种修改。

19、和替代形式的影响， 但其具体实施例已 在附图中以示例的形式予以示出， 并在本文中详细描述。 然而， 应当理解的是， 本文对于具 体实施例的描述并旨在将本发明限定于所公开的特定形式， 相反， 其目的在于涵盖所有的 修改、 等价物和替代物。 这些修改、 等价物和替代物均属于本发明所附权利要求书所定义的 精神和范围内。 0015 主要组件符号说明 0016 100 集成电路装置、 互补场效应晶体管装置或产品 0017 100 互补场效应晶体管装置 0018 110 基板、 半导体基板或块体基板 0019 115 纳米片堆叠 0020 120 栅极结构 0021 125 半导体材料层 0022 125。

20、L， 125U 反掺杂区域 说明书 2/9 页 6 CN 110783273 A 6 0023 130， 135 半导体材料层 0024 140 硬掩膜层或硬掩膜 0025 145 隔离结构 0026 150 上部或上部区域 0027 155 下部或下部区域 0028 160 下间隔件或间隔件 0029 165， 170 掩膜层 0030 175 上间隔件或间隔件 0031 180 掩膜层 0032 185 牺牲栅极结构或栅极结构 0033 190 盖层 0034 195 堆叠空腔 0035 200 侧壁间隔件 0036 205 底部间隔件 0037 210 栅极堆叠间隔件 0038 215 。

21、源漏空腔 0039 220 内间隔件 0040 225 下源漏区域 0041 230 源漏外延间隔件 0042 235 上源漏区域 0043 240 介电层 0044 245 栅极空腔或空腔 0045 250 内空腔、 栅极空腔或空腔 0046 253 栅极绝缘层 0047 255 第一导电材料 0048 260 掩膜层 0049 265 第一栅极电极 0050 270 第二导电材料 0051 275 第二栅极电极 0052 280 介电盖层或盖层 0053 285， 290 栅极接触件 0054 295 第三导电材料 0055 300 虚线框 0056 305 共形间隔层或间隔层 0057 。

22、310 掩膜层 0058 315 第二掩膜层或掩膜层 0059 320 第二共形间隔层或间隔层 0060 400 纳米片堆叠 0061 405， 410， 415， 420 半导体材料层 说明书 3/9 页 7 CN 110783273 A 7 0062 425 掩膜层 0063 430 端部间隔件 0064 435 掩膜层 0065 440 端部空腔 0066 445 端部间隔件。 具体实施方式 0067 本发明的各种说明性实施例的描述如下。 为了清楚起见， 本说明书中并没有描述 实际实现的所有特征。 当然， 在任何此类实际实施例的开发过程中， 必须做出许多具体的实 时决策， 以实现开发人员。

23、的特定目标， 例如符合与系统相关的和与业务相关的约束， 这些约 束在不同的实施过程中会有所不同。 此外， 应当了解， 这种开发工作可能复杂且耗时， 但是 对于从本披露中获益的本领域的普通技术人员而言， 这仍然是一项常规工作。 0068 现参照附图说明本主题。 示意性的描绘于附图中的各种结构、 系统和装置仅用于 解释， 以使本披露不被本领域技术人员所熟知的细节所掩盖。 因此， 所附图式用于描述和解 释本披露的说明性实施例。 本文所使用的词语和短语， 其含义应与相关领域技术人员对这 些词语和短语的理解相一致。 本领域技术人员所理解的术语或短语的特殊定义， 即与普通 和习惯含义不同的定义， 在本文中。

24、并不打算通过一致使用的术语或短语来暗示。 如果一个 术语或短语具有特殊含义， 即除本领域技术人员所理解的含义以外的其他含义， 则说明书 中将以直接且明确地为该术语或短语提供特殊定义的定义方式明确规定此类特殊定义。 本 领域技术人员在完全阅读本申请后容易看出， 本文公开的方法可用于制造各种不同的装 置， 包括但不限于逻辑装置、 存储器(memory)装置等， 并且这些装置可以是NMOS或PMOS装 置。 0069 如本领域技术人员在完全阅读本申请之后所了解的， 附图中未描绘出各种掺杂区 域， 例如， 源漏区域、 光晕植入区域、 阱区域等。 当然， 本文所披露的发明不应被视为仅限于 本文所描述的说。

25、明性实施例。 本文所披露的集成电路装置100的各种元件和结构可以使用 各种不同的材料并通过执行各种已知技术而形成， 例如， 一化学气相沉积(chemical vapor deposition； CVD)工艺、 一原子层沉积(atomic layer deposition； ALD)工艺、 一热生长工 艺、 旋涂工艺等。 这些不同材料层的厚度也可能因具体的应用而有所不同。 参考所附图示， 现在将更详细地描述本文所公开的方法和装置的各种示例性实施例。 0070 图1A至图1P描绘了本文所披露的用于在具有垂直堆叠的P型和N型场效应晶体管 的一互补场效应晶体管装置100中形成双替换栅极的各种新颖方法。。

26、 在本文所描述的实施 例中， 互补场效应晶体管装置100将形成在一半导体基板110中及上方。 基板110可以具有多 种配置， 例如所描绘的块体配置。 也可以使用一绝缘体上半导体(semiconductor-on- insulator； SOI)配置， 其包括一块体半导体层、 位于该块体基板110上的一埋入绝缘层、 以 及位于该埋入绝缘层上的一个或多个半导体材料层。 基板110可以由硅制成， 也可以由硅以 外的材料制成， 例如， 硅锗、 III-V族复合半导体材料等。 因此， 术语 “基板” 或 “半导体基板” 应理解为涵盖所有半导体材料以及所有形式的此类材料。 0071 在本文所描述的实施例中。

27、， 互补场效应晶体管装置100可以形成为一高速逻辑电 路的一部分。 该说明性互补场效应晶体管装置100包括一纳米片堆叠115， 以及横跨纳米片 说明书 4/9 页 8 CN 110783273 A 8 堆叠115的栅极结构120(在平面图中以虚线表面)。 在一些实施例中， 纳米片堆叠115可以是 一鳍状结构(即， 相对于其轴向长度， 具有一窄宽度的一纳米片堆叠)。 各纳米片堆叠115包 括多个交错的半导体材料层125,130,135。 这些附图包含产品100的一简单平面图， 指示不 同的横截面图的位置。 取自装置100的栅极长度方向(垂直于栅极结构120)的一 “X-X” 视图， 以及取自装置。

28、100的一栅极宽度方向(沿栅极结构120的一轴向长度)的一 “Y-Y” 视图。 但是， 并不试图在装置100的平面图中显示附图中的横截面图中所示的各种步骤。 0072 图1A描绘了产品100的一个制造阶段， 其中， 已经执行了若干工艺操作。 首先， 半导 体材料层125,130,135的堆叠形成在基板110的上方。 而后， 在该堆叠的上方形成一硬掩膜 层140(例如， 氮化硅)。 使用硬掩膜140执行一蚀刻工艺以定义该纳米片堆叠115。 形成邻近 于纳米片堆叠115的一隔离结构145(例如， 二氧化硅)。 通常， 半导体材料层125,130,135由 不同的半导体材料所制成， 以使它们可以相对。

29、彼此被选择性的移除(通过蚀刻)。 在本文描 述的实施例中， 半导体材料层125,130本质上是牺牲的， 而半导体材料层125将成为互补场 效应晶体管装置100的沟道区域材料。 在一说明性实施例中， 半导体材料层125可包含基本 纯硅(substantially pure silicon)， 半导体材料层130可以包括硅锗(SixGe(1-x)， 其中， x 在0.65到0.85的范围内)， 而半导体材料层135可以包括硅锗(SiyGe(1-y)， 其中， y在0.25到 0.5的范围内)。 半导体材料层125,130,135的厚度可以根据具体的应用而变化， 且不必具有 相同的厚度。 0073 。

30、中间的半导体材料层135将互补场效应晶体管装置100分为一上部150以及一下部 155。 在一些实施例中， 上部150可以与一N型晶体管相关联， 下部155可以与一P型晶体管相 关联(当然， 反之亦可)。 为上部和下部所形成的半导体材料层125,130的数量可以根据具体 应用而变化。 在本文所描述的示例性实施例中， 在每个部分150,155中， 沟道区域均有一半 导体材料层125。 互补场效应晶体管装置100的有效尺寸可以通过在每个部分150,155中提 供由额外的半导体材料层130所隔开的额外的半导体材料层125来调整。 0074 图1B示出了在执行了若干工艺后， 于纳米片堆叠115上定义一。

31、下间隔件160的互补 场效应晶体管装置100。 在纳米片堆叠115之上形成间隔材料的一共形层， 并执行一各向异 性(anisotropic)蚀刻工艺以移除间隔材料层的水平部分， 并降低间隔层的垂直部分的高 度以定义下间隔件160。 控制下间隔件160的高度， 使得上表面部分地与中间半导体材料135 重叠。 0075 图1C示出了一掩膜层165(例如， 有机图案化层(organic patterning layer； OPL)形成在纳米片堆叠115的上方并被图案化以覆盖纳米片堆叠115的右侧部分且暴露纳 米片堆叠115的左侧部分， 而暴露间隔件160的一部分之后的互补场效应晶体管装置100。 可。

32、 执行一蚀刻工艺以移除间隔件160的暴露部分。 0076 图1D示出在执行若干工艺后的互补场效应晶体管装置100。 掩膜层165被剥离。 一 掩膜层170(例如OPL)形成在纳米片堆叠115的上方并且被凹陷以覆盖纳米片堆叠115的一 底部部分。 一上间隔件175形成在掩膜层170的上方邻近纳米片堆叠115的位置(例如， 使用 上述与下间隔件160相类似的工艺)。 上间隔件175的位置基于掩膜层170的厚度进行控制， 以便上间隔件175的下表面覆盖上部区域150中的半导体材料层125,130， 而不覆盖下部区 域155中的半导体材料层125,130。 上间隔件175的高度受到控制， 使得下表面部。

33、分地与中间 半导体材料135重叠。 说明书 5/9 页 9 CN 110783273 A 9 0077 图1E还出了在一掩膜层180(例如有机图案化层(OPL)形成在纳米片堆叠115和先 前形成的掩膜层170的上方并被图案化以覆盖纳米片堆叠115的左侧部分且暴露纳米片堆 叠115的右侧部分之后的互补场效应晶体管装置100。 执行一蚀刻工艺以移除上间隔件175 的暴露部分。 可以选择下间隔件160和上间隔件175的材料， 以便使它们相对于彼此进行选 择性蚀刻。 例如， 一个间隔件160， 175可以由氮化物基低K材料(例如SiBCN)形成， 而另一个 间隔件160,175可以由氧化物基低K材料(。

34、例如SiOC)形成。 0078 图1F还出了在执行若干工艺之后， 沿着视图Y-Y和X-X的互补场效应晶体管装置 100。 掩膜层170,180被剥离。 硬掩膜层140被移除。 牺牲栅极结构185形成在其上方， 并接触 纳米片堆叠115的顶部和侧壁表面。 牺牲栅极结构185本质上是牺牲的， 因为它们在工艺流 程的后期会被其他材料所替换以形成功能性栅极结构， 如下所述。 牺牲栅极结构185可以包 括一层或多层材料， 例如一牺牲栅极绝缘层(例如， 二氧化硅)， 以及未单独示出的一牺牲栅 极材料(例如非晶硅)。 用于图案化牺牲栅极结构185的图案化硬掩膜层所剩余的盖层190 (例如， 氮化硅或包括氮化。

35、硅和二氧化硅的堆叠)位于栅极结构185的上方。 0079 图1G示出了在执行一选择性蚀刻工艺以移除半导体材料层135并定义堆叠空腔 195之后的互补场效应晶体管装置100。 0080 图1H示出了在邻近牺牲栅极结构185形成侧壁间隔件200之后的互补场效应晶体 管装置100(即， 使用与上述下间隔件160类似的工艺)。 侧壁间隔件200的材料也填充至堆叠 空腔195， 以定义隔离纳米片堆叠115与基板110的一底部间隔件205以及隔离纳米片堆叠 115的上部150与纳米片堆叠115的下部的一栅极堆叠间隔件210。 0081 图1I示出了在执行若干工艺之后的互补场效应晶体管装置100。 使用牺牲。

36、栅极结 构185和侧壁间隔件200作为一蚀刻掩膜以执行一蚀刻工艺， 以定义源漏空腔215。 执行一个 各向同性(isotropic)蚀刻工艺以凹陷半导体材料层130， 从而定义其端部的端部空腔。 执 行一共形沉积工艺(例如一ALD工艺)以形成一间隔材料层于纳米片堆叠115和牺牲栅极结 构185的上方， 并且各向异性蚀刻间隔层以于端部空腔中定义内间隔件220。 执行数个沉积 工艺以于源漏空腔215中定义一下源漏区域225(例如， P型epi)、 一源漏外延间隔件230(例 如， 介电材料)、 以及一上源漏区域235(例如N型epi)。 沉积并平坦化一介电层240以暴露牺 牲栅极结构185(例如，。

37、 通过移除盖层190)。 0082 图1J示出了在执行若干蚀刻工艺以移除牺牲栅极结构185和半导体材料层130， 而 定义栅极空腔245和内空腔250(即围绕半导体材料层125的栅极空腔250的一部分)之后的 互补场效应晶体管装置100。 0083 图1K示出了在执行若干工艺之后的互补场效应晶体管装置100。 执行一第一沉积 工艺以形成一栅极绝缘层253(例如， 高K介电， 如氧化铪-如虚线所示)于栅极空腔245,250 中。 执行一个或多个沉积工艺， 以于栅极绝缘层253上方的空腔245,250中形成一第一导电 材料255。 执行一回蚀刻工艺以从栅极空腔245的上部移除第一导电材料255， 。

38、同时使内空腔 250保持填充状态。 第一导电材料255可以是一功函数材料(work function material； WFM) 层或层的堆叠。 在一些实施例中， WFM材料可适用于一P型装置。 一示例性PFET WFM材料是 锡。 可沉积第一导电材料255以完全填充内空腔250和栅极空腔245， 然后， 回蚀刻以移除栅 极空腔245的上部中的部分第一导电材料255。 在另一实施例中， 可将第一导电材料255沉积 为一共形层， 其填充内空腔250并勾勒(line)栅极空腔245的上部。 可通过形成一OPL层以覆 说明书 6/9 页 10 CN 110783273 A 10 盖内空腔250中的。

39、第一导电材料255的侧面， 并执行一蚀刻工艺以移除勾勒栅极空腔245的 上部的部分第一导电材料255， 从而倒角(chamfer)该共形层。 0084 图1L示出了在一掩膜层260(例如OPL)形成在纳米片堆叠115的上方， 并被图案化 以覆盖第一导电材料255的左侧部分且暴露右侧部分之后的互补场效应晶体管装置100。 掩 膜层260、 上间隔件175、 下间隔件160、 和栅极堆叠间隔件210的组合保护下部区域155中的 第一导电材料255， 并暴露上部区域150中的第一导电材料255。 0085 图1M示出了执行一蚀刻工艺以移除第一导电材料255的暴露部分， 重新打开上部 区域150中的空。

40、腔250之后的互补场效应晶体管装置100。 第一导电材料255的剩余部分定义 在下部区域155中的一第一栅极电极265(例如， PFET部分)。 0086 图1N示出了在执行一剥离工艺以移除掩膜层260， 并执行一个或多个沉积工艺以 于栅极绝缘层253上方的空腔245,250中形成一第二导电材料270之后的互补场效应晶体管 装置100。 执行一回蚀刻工艺以从栅极空腔245移除第二导电材料270， 同时使上部区域150 中的内空腔250保持填充状态。 第二导电材料270可以是适于一N型装置的一WFM层或层的堆 叠。 一示例性NFET WFM材料是包含TiN/TiC/TiN的堆叠。 当然， 其他W。

41、FM材料可用于第一和第 二导电材料255,270。 第二导电材料270定义上部区域150中的一第二栅极电极275(例如 NFET部分)。 0087 图1O示出了执行若干工艺之后的互补场效应晶体管装置100。 执行一沉积工艺， 随 后执行一平坦化工艺， 以于栅极空腔245中形成一介电盖层280。 栅极接触件285,290形成为 延伸通过盖层280(即， 以及形成于盖层280上方的任何其他介电层)以分别接触第一栅极电 极265和第二栅极电极275。 在此配置中， 第一栅极电极265和第二栅极电极275是独立的。 0088 图1P示出了在替代工艺流程中执行若干工艺之后的互补场效应晶体管装置100。 。

42、从图1N的互补场效应晶体管装置100开始， 执行一个或多个沉积工艺， 以于栅极空腔245中 形成一第三导电材料295(例如钨)。 执行一回蚀刻工艺以凹陷第三导电材料295。 执行一沉 积工艺， 随后执行一平坦化工艺， 以于栅极空腔245中形成盖层280。 在此配置中， 第一栅极 电极265和第二栅极电极275代表一共享栅极电极。 可形成一单栅极接触件(未示出)以接触 该共享栅极电极。 0089 第三导电材料295也可与独立的栅极电极一起使用， 其通过执行一图案化蚀刻， 以 切割虚线框300所指示的区域中的第三导电材料295， 并用盖层280填充由此产生的凹槽。 0090 在一些实施例中， 间隔。

43、件160,175可以被掺杂。 例如， 与下部155中的N型晶体管相 关联的间隔件160可以掺杂一P型掺杂剂(例如B)， 与上部150中的N型晶体管相关联的间隔 件175可以掺杂一N型掺杂剂(例如P,As)。 在工艺流程中的任何时候， 可以执行一退火工艺， 使间隔件160,175的掺杂剂扩散到半导体材料层125中， 以定义反掺杂区域125U,125L。 如果 退火工艺是在移除图1G中的半导体材料层135或移除图1J中的半导体材料层130之前进行 的， 掺杂剂也会扩散到这些层130,135中。 然而， 掺杂剂并不影响层130,135的蚀刻选择性。 0091 图2A至图2D示出了形成下间隔件和上间隔。

44、件160,175的一替代工艺流程。 从图1A 所示的互补场效应晶体管装置100开始， 执行一沉积工艺以形成一共形间隔层305于纳米片 堆叠115的上方。 一掩膜层310(例如OPL)形成在纳米片堆叠115和间隔层305的上方， 并被图 案化以覆盖纳米片堆叠115的右侧部分且暴露纳米片堆叠115的左侧部分。 执行一蚀刻工艺 以移除间隔层305的暴露部分。 说明书 7/9 页 11 CN 110783273 A 11 0092 图2B示出了执行一剥离工艺以移除掩膜层310， 以及形成覆盖下部区域155的一第 二掩膜层315之后的互补场效应晶体管装置100。 执行一蚀刻工艺以移除间隔层305的暴露 。

45、部分， 从而定义下间隔件160。 0093 图2C示出了执行一沉积工艺以形成一第二共形间隔层320于掩膜层315和纳米片 堆叠115的上方之后的互补场效应晶体管装置100。 0094 图2D示出了在执行一各向异性蚀刻工艺以从间隔层320形成上间隔件175之后的 互补场效应晶体管装置100。 然后， 可以根据所描述的从图1E开始继续工艺步骤。 在此工艺 流程， 间隔件160,175可以由相同材料制成。 0095 图3A至图3D示出了形成一互补场效应晶体管装置100 而不形成上间隔件和下间 隔件160,175的一替代工艺流程。 在一些实施例中， 纳米片堆叠400的配置可以与图1A所示 的纳米片堆叠。

46、115的配置不同。 隔离结构145延伸到整体纳米片堆叠400(例如一SOI基板配 置)的下方。 在本文所描述的实施例中， 纳米片堆叠400包括半导体材料层405,410,415, 420。 半导体材料层410,415本质上是牺牲的， 而半导体材料层405将成为互补场效应晶体管 装置100 的沟道区域材料。 在一示例性实施例中， 半导体材料层405可以包括基本纯硅， 半 导体材料层410可以包括硅锗(SixGe(1-x)， 其中x的范围从0.65至0.85)， 半导体材料415可以 包括硅锗(SiyGe(1-y)， 其中y的范围从0.25至0.5)。 分离上部区域和下部区域150,155的半导 。

47、体材料层420可以包括基本纯硅， 且相较于半导体材料层405， 可具有一减少的厚度。 半导体 材料层405,410,415,420的厚度可根据具体应用而变化， 并且它们不需要具有相同的厚度。 0096 图3B示出了执行若干工艺之后的互补场效应晶体管装置100 。 一掩膜层425形成 在纳米片堆叠400的左侧上方。 执行一各向同性蚀刻工艺以凹陷半导体材料415， 以定义其 端部上的端部空腔。 执行一共形沉积工艺， 例如一ALD工艺， 以于纳米片堆叠400的上方形成 一间隔材料层， 并对该间隔层进行各向异性蚀刻以定义该端部空腔中的端部间隔件430。 0097 图3C示出了执行若干工艺之后的互补场效。

48、应晶体管装置100 。 一掩膜层435形成 在纳米片堆叠400的右侧上方， 并覆盖纳米片堆叠400的左侧的下部区域155。 执行一各向同 性蚀刻工艺以凹陷半导体材料层410， 以定义其端部上的端部空腔440。 0098 图3D示出了执行若干工艺之后的互补场效应晶体管装置100 。 执行一剥离工艺以 移除掩膜层435。 执行一共形沉积工艺， 例如一ALD工艺， 以于纳米片堆叠400的上方形成一 间隔材料层， 并对该间隔层执行各向异性蚀刻， 以定义端部空腔440中的端部间隔件445。 0099 端部间隔件430定义下间隔件160， 且端部间隔件445定义上间隔件175。 处理步骤 可根据图1E及后。

49、续附图所描述的继续执行。 在一实施例中， 分离上部区域和下部区域150, 155的半导体材料层420包括基本纯硅， 半导体材料层420的端部可以反向掺杂以避免形成 一寄生通道。 0100 以上所公开的具体实施例仅为说明性实施例， 因为本发明可以具有本领域技术人 员明显受益于本文所述教学的不同但等效的方式进行修改和实施。 例如， 上述过程步骤可 按不同的顺序执行。 此外， 除权利要求书所述之外， 本文所示的架构或设计细节不受任何限 制。 显而易见地， 上述具体实施例可能会被替换或修改， 并且所有这些变化都被考虑在本发 明的范围和精神范围内。 请注意， 在本说明书和所附权利要求书中所使用的用于描述。

50、各种 工艺或结构的诸如 “第一” 、“第二” 、“第三” 或 “第四” 等术语， 仅用作对这些步骤/结构的简 略引用， 并不一定意味着这些步骤/结构是按照所述顺序执行/形成的。 当然， 根据具体的权 说明书 8/9 页 12 CN 110783273 A 12 利要求范围， 可能需要或可能不需要此类程序的顺序。 当参考场效应晶体管装置的结构时， 如本文所使用的， 空间参考、“顶部” 、“底部” 、“上” 、“下” 、“垂直” 、“水平” 等仅为使用方便。 这些参考仅用于教学目的， 且不作为场效应晶体管结构的绝对参考。 例如， 场效应晶体管的 空间定向方式可能与图纸所示的方向不同。 因此， 本文。