非易失性存储器装置、操作方法及存储器控制器操作方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910645034.9 (22)申请日 2019.07.17 (30)优先权数据 10-2018-0085868 2018.07.24 KR (71)申请人 三星电子株式会社 地址 韩国京畿道水原市 (72)发明人 金成骏尹恩振蒋尚焕 (74)专利代理机构 北京铭硕知识产权代理有限 公司 11286 代理人 尹淑梅刘灿强 (51)Int.Cl. G11C 16/08(2006.01) G11C 16/26(2006.01) G06F 3/06(2006.01) (54)发明。

2、名称 非易失性存储器装置、 操作方法及存储器控 制器操作方法 (57)摘要 提供了一种非易失性存储器装置、 其操作方 法及存储器控制器的操作方法， 所述非易失性存 储器装置包括： 控制逻辑电路， 从非易失性存储 器装置外部接收读取命令； 存储器单元阵列， 包 括连接到多条字线的多个存储器单元； 地址生成 器， 基于来自非易失性存储器装置的外部的读取 信息生成多个地址； 地址解码器， 顺序地选择与 多个地址对应的至少一条字线中的多个页； 页缓 冲器电路， 通过多条位线连接到存储器单元阵 列， 从连接到由地址解码器选择的页的存储器单 元准备多个顺序数据； 以及输入/输出电路， 通过 数据线将多个顺。

3、序数据从页缓冲器电路连续输 出到非易失性存储器装置的外部。 权利要求书3页 说明书19页 附图24页 CN 110782938 A 2020.02.11 CN 110782938 A 1.一种非易失性存储器装置， 所述非易失性存储器装置包括： 存储器单元阵列， 包括连接到多条字线的多个存储器单元； 控制逻辑电路， 被配置为从非易失性存储器装置的外部接收顺序读取命令； 顺序地址生成器， 被配置为在接收顺序读取命令的控制逻辑电路的控制下， 基于从非 易失性存储器装置的外部接收的顺序读取信息生成多个顺序地址； 地址解码器， 通过所述多条字线连接到存储器单元阵列， 并被配置为在接收顺序读取 命令的控制。

4、逻辑电路的控制下， 从所述多条字线中顺序地选择与所述多个顺序地址对应的 至少一条字线中的多个页； 页缓冲器电路， 通过多条位线连接到存储器单元阵列， 并被配置为在接收顺序读取命 令的控制逻辑电路的控制下， 从连接到由地址解码器选择的页的存储器单元准备多个顺序 数据； 以及 输入/输出电路， 被配置为在控制逻辑电路的控制下， 通过数据线将所述多个顺序数据 从页缓冲器电路连续输出到非易失性存储器装置的外部。 2.根据权利要求1所述的非易失性存储器装置， 其中， 当输入/输出电路连续地输出所 述多个顺序数据时， 非易失性存储器装置不从非易失性存储器装置的外部接收额外的命令 或地址。 3.根据权利要求。

5、1所述的非易失性存储器装置， 其中， 顺序地址生成器被配置为： 在来 自非易失性存储器装置的外部的命令锁存使能信号为逻辑低并且来自非易失性存储器装 置的外部的地址锁存使能信号为逻辑高的地址输入区间期间， 与从非易失性存储器装置的 外部接收的写入使能信号的上升沿同步地通过数据线接收顺序读取信息。 4.根据权利要求3所述的非易失性存储器装置， 其中， 控制逻辑电路被配置为： 在写入 使能信号的5个周期内接收顺序读取信息。 5.根据权利要求1所述的非易失性存储器装置， 其中， 基于从非易失性存储器装置的外 部接收的读取使能信号与数据选通信号的上升沿和下降沿同步地连续地输出所述多个顺 序数据。 6.根。

6、据权利要求1所述的非易失性存储器装置， 其中， 顺序读取信息包括与顺序读取模 式有关的信息、 与所述多个顺序数据中的每个的大小有关的信息以及与所述多个顺序数据 的数量有关的信息。 7.根据权利要求6所述的非易失性存储器装置， 所述非易失性存储器装置还包括： 存储电路， 被配置为存储查找表， 所述查找表包括顺序读取信息的顺序读取模式和顺 序地址生成策略的对应信息。 8.根据权利要求7所述的非易失性存储器装置， 其中， 顺序地址生成器被配置为： 基于 与从非易失性存储器装置的外部接收的顺序读取模式对应的顺序地址生成策略生成所述 多个顺序地址。 9.根据权利要求7所述的非易失性存储器装置， 其中， 。

7、查找表被配置为响应于从非易失 性存储器装置的外部接收的设定的特征命令来更新。 10.根据权利要求1所述的非易失性存储器装置， 其中， 控制逻辑电路还被配置为： 在连 续地输出所述多个顺序数据的同时， 接收从非易失性存储器装置的外部接收的暂停信号， 并且响应于已接收的暂停信号使与剩余的顺序数据相关的输出操作暂停。 权利要求书 1/3 页 2 CN 110782938 A 2 11.一种非易失性存储器装置的操作方法， 所述操作方法包括： 在第一命令输入区间期间， 通过数据线从非易失性存储器装置的外部接收第一顺序读 取命令； 在第一命令输入区间之后的地址输入区间期间， 通过数据线从非易失性存储器装置。

8、的 外部接收顺序读取信息； 在地址输入区间之后的第二命令输入区间期间， 通过数据线从非易失性存储器装置的 外部接收第二顺序读取命令； 以及 在第二命令输入区间之后， 基于顺序读取信息连续地输出多个顺序数据， 其中， 所述多个顺序数据分别对应于多个物理页。 12.根据权利要求11所述的操作方法， 所述操作方法还包括： 在地址输入区间期间， 接收从非易失性存储器装置的外部接收的逻辑低的命令锁存使 能信号， 并且接收从非易失性存储器装置的外部接收的逻辑高的地址锁存使能信号， 其中， 与从非易失性存储器装置的外部接收的写入使能信号的上升沿同步地接收顺序 读取信息。 13.根据权利要求11所述的操作方法。

9、， 所述操作方法还包括： 在第一命令输入区间和第二命令输入区间期间， 接收从非易失性存储器装置的外部接 收的逻辑高的命令锁存使能信号， 并且接收从非易失性存储器装置的外部接收的逻辑低的 地址锁存使能信号， 其中， 与从非易失性存储器装置的外部接收的写入使能信号的上升沿同步地接收第一 顺序读取命令和第二顺序读取命令。 14.根据权利要求11所述的操作方法， 其中， 与数据选通信号的上升沿和下降沿同步地 向非易失性存储器装置的外部连续地输出所述多个顺序数据， 响应于从非易失性存储器装 置的外部接收的读取使能信号生成所述数据选通信号。 15.根据权利要求11所述的操作方法， 其中， 当连续地输出所述。

10、多个顺序数据时， 非易 失性存储器装置不从非易失性存储器装置的外部接收额外的命令或地址。 16.一种控制非易失性存储器装置的存储器控制器的操作方法， 所述操作方法包括： 在第一命令输入区间期间， 通过数据线向非易失性存储器装置发送第一顺序读取命 令； 在第一命令输入区间之后的地址输入区间期间， 通过数据线向非易失性存储器装置发 送顺序读取信息； 在地址输入区间之后的第二命令输入区间期间， 通过数据线向非易失性存储器装置发 送第二顺序读取命令； 以及 在第二命令输入区间之后， 向非易失性存储器装置提供读取使能信号， 以连续地从非 易失性存储器装置接收多个顺序数据。 17.根据权利要求16所述的操。

11、作方法， 所述操作方法还包括： 在第一命令输入区间和第二命令输入区间期间， 向非易失性存储器装置发送逻辑高的 命令锁存使能信号， 并且向非易失性存储器装置发送逻辑低的地址锁存使能信号， 其中， 读取使能信号为逻辑高， 并且第一顺序读取命令和第二顺序读取命令中的每个 与写入使能信号的上升沿同步地发送到非易失性存储器装置。 权利要求书 2/3 页 3 CN 110782938 A 3 18.根据权利要求16所述的操作方法， 所述操作方法还包括： 在地址输入区间期间， 向非易失性存储器装置发送逻辑低的命令锁存使能信号， 并且 向非易失性存储器装置发送逻辑高的地址锁存使能信号， 其中， 读取使能信号为。

12、逻辑高， 并且顺序读取信息与写入使能信号的上升沿同步地发 送到非易失性存储器装置。 19.根据权利要求16所述的操作方法， 其中， 在从非易失性存储器装置接收的就绪/繁 忙信号转变到就绪状态之后， 向非易失性存储器装置提供读取使能信号。 20.根据权利要求16所述的操作方法， 其中， 不通过数据线向非易失性存储器装置发送 额外的命令或地址， 直到从非易失性存储器装置完全地接收所述多个顺序数据。 权利要求书 3/3 页 4 CN 110782938 A 4 非易失性存储器装置、 操作方法及存储器控制器操作方法 0001 本申请要求于2018年7月24日在韩国知识产权局提交的第10-2018-00。

13、85868号韩 国专利申请的优先权， 所述韩国专利申请的公开通过引用全部包含于此。 技术领域 0002 发明构思的实施例涉及一种半导体存储器， 更具体地， 涉及一种非易失性存储器 装置、 一种非易失性存储器装置的操作方法以及一种控制非易失性存储器装置的存储器控 制器的操作方法。 背景技术 0003 半导体存储器被分类为诸如静态随机存取存储器(SRAM)或动态随机存取存储器 (DRAM)的易失性存储器装置和诸如闪存装置、 相变RAM(PRAM)、 磁性RAM(MRAM)、 电阻RAM (RRAM)或铁电RAM(FRAM)的非易失性存储器装置， 在易失性存储器装置中存储的数据在断 电时消失， 在非。

14、易失性存储器装置中存储的数据即使断电也会保留。 0004 闪存装置正被广泛用作计算装置中的存储介质。 通常， 闪存装置基于页来管理数 据。 例如， 闪存装置响应于来自存储器控制器的、 基于页的读取命令或写入命令来操作。 也 就是说， 由于为了控制闪存装置的目的基于页来使用命令调用或地址调用， 所以发生因在 传送大量数据时的命令调用或地址调用而导致的开销。 发明内容 0005 发明构思的实施例提供了一种具有改善的可靠性的非易失性存储器装置、 一种非 易失性存储器装置的操作方法以及一种控制该非易失性存储器装置的存储器控制器的操 作方法。 0006 根据示例性实施例， 一种非易失性存储器装置包括： 。

15、控制逻辑电路， 从非易失性存 储器装置外部接收顺序读取命令； 存储器单元阵列， 包括连接到多条字线的多个存储器单 元； 顺序地址生成器， 在接收顺序读取命令的控制逻辑电路的控制下， 基于从非易失性存储 器装置的外部接收的读取信息生成多个顺序地址； 地址解码器， 通过多条字线连接到存储 器单元阵列， 并在接收顺序读取命令的控制逻辑电路的控制下， 从多条字线中顺序地选择 与多个顺序地址对应的至少一条字线中的多个页； 页缓冲器电路， 通过多条位线连接到存 储器单元阵列， 并在接收顺序读取命令的控制逻辑电路的控制下， 从连接到由地址解码器 选择的页的存储器单元准备多个顺序数据； 以及输入/输出电路， 。

16、在控制逻辑电路的控制 下， 通过数据线将多个顺序数据从页缓冲器电路连续输出到非易失性存储器装置的外部。 多个顺序数据被存储在连接到已选择的页的存储器单元中。 在输入/输出电路连续输出多 个顺序数据的同时， 在不从非易失性存储器装置的外部接收额外的读取命令的情况下连续 输出多个顺序数据。 0007 根据示例性实施例， 一种非易失性存储器装置的操作方法包括： 在第一命令输入 区间期间， 通过数据线从非易失性存储器装置外部接收第一顺序读取命令； 在第一命令输 说明书 1/19 页 5 CN 110782938 A 5 入区间之后的地址输入区间期间， 通过数据线从非易失性存储器装置的外部接收顺序读取 。

17、信息； 在地址输入区间之后的第二命令输入区间期间， 通过数据线从非易失性存储器装置 的外部接收第二顺序读取命令； 以及在第二命令输入区间之后， 基于顺序读取信息连续地 输出多个顺序数据。 多个顺序数据分别对应于多个物理页。 当输出多个顺序数据时， 非易失 性存储器装置不通过数据线从非易失性存储器装置的外部接收额外的读取命令。 0008 根据示例性实施例， 一种控制非易失性存储器装置的存储器控制器的操作方法包 括： 在第一命令输入区间期间， 通过数据线向非易失性存储器装置发送第一顺序读取命令； 在第一命令输入区间之后的地址输入区间期间， 通过数据线向非易失性存储器装置发送顺 序读取信息； 在地址。

18、输入区间之后的第二命令输入区间期间， 通过数据线向非易失性存储 器装置发送第二顺序读取命令； 以及在所述第二命令输入区间之后， 向非易失性存储器装 置提供读取使能信号， 以连续地从非易失性存储器装置接收多个顺序数据。 多个顺序数据 被存储在连接到非易失性存储装置的存储器单元阵列的多个已选择的物理页的存储器单 元中。 附图说明 0009 通过参照附图对发明构思的示例性实施例进行详细描述， 发明构思的以上目的和 特征以及其他目的和特征将变得明显。 0010 图1是示出根据发明构思的示例实施例的存储器系统的框图。 0011 图2是示出根据示例实施例的图1的存储器控制器的框图。 0012 图3是示出根。

19、据示例实施例的图1的非易失性存储器装置的框图。 0013 图4A至图4C是示出非易失性存储器装置的操作的时序图。 0014 图5A是示出根据示例实施例的图1的非易失性存储器装置的顺序读取操作的流程 图。 0015 图5B是示出根据其他示例实施例的图1的非易失性存储器装置的顺序读取操作的 流程图。 0016 图6是示出根据示例实施例的根据图5A和图5B的流程图的非易失性存储器装置的 操作的时序图。 0017 图7A至图7D是用于描述根据示例实施例的图1的非易失性存储器装置的各种顺序 读取模式的图。 0018 图8是用于描述根据示例实施例的图6中示出的与顺序数据的大小有关的信息的 图。 0019 。

20、图9A和图9B是用于描述根据示例实施例的图6中示出的与顺序数据的数量有关的 信息的图。 0020 图10是示出根据发明构思的实施例的非易失性存储器装置的框图。 0021 图11是示出根据示例实施例的图10的查找表的图。 0022 图12A是示出根据示例实施例的图10的非易失性存储器装置的操作的流程图。 0023 图12B是示出根据示例实施例的图10的非易失性存储器装置的操作的流程图。 0024 图13是示出根据发明构思的实施例的存储器系统的框图。 0025 图14是示出根据示例实施例的图13的非易失性存储器装置的操作的流程图。 说明书 2/19 页 6 CN 110782938 A 6 002。

21、6 图15A和图15B是示出根据发明构思的实施例的存储器系统的框图。 0027 图16A是示出根据示例实施例的由包括在图15A的存储器控制器中的顺序地址生 成器管理的信息的图。 0028 图16B是示出根据示例实施例的由包括在图15B的存储器控制器中的顺序数据管 理器管理的信息的图。 0029 图17是示出应用了根据发明构思的非易失性存储器装置的固态驱动器系统的框 图。 具体实施方式 0030 下面， 可以以本领域普通技术人员容易地实现发明构思的这样的程度来详细地且 清楚地描述发明构思的实施例到。 0031 图1是示出根据发明构思的示例实施例的存储器系统的框图。 参照图1， 存储器系 统100。

22、可以包括存储器控制器110和非易失性存储器装置120。 在实施例中， 存储器系统100 可以是在计算装置中使用的诸如固态驱动器(SSD)或存储卡的高容量存储介质。 0032 存储器控制器110可以被配置为响应于外部装置(例如， 主机， 中央处理单元(CPU) 或应用处理器(AP)的请求或者在外部装置的控制下对非易失性存储器装置120进行控制。 例如， 为了控制非易失性存储器装置120， 存储器控制器110可以通过控制信号线CTRL、 数据 线DQx和数据选通线发送和接收各种信号。 0033 在示例性实施例中， 诸如命令锁存使能信号CLE、 地址锁存使能信号ALE、 读取使能 信号RE/或写入使。

23、能信号WE/的各种信号可以通过控制信号线CTRL提供给非易失性存储器 装置120。 诸如命令CMD、 地址ADDR和数据DT的各种信息可以通过数据线DQx在存储器控制器 110与非易失性存储器装置120之间发送和接收。 在示例性实施例中， 存储器控制器110和非 易失性存储器装置120可以基于通过控制信号线CTRL和数据选通线提供的各种信号来区分 和识别通过数据线DQx提供的命令CMD、 地址ADDR和数据DT。 0034 响应于来自存储器控制器110的各种信号， 非易失性存储器装置120可以存储从存 储器控制器110接收的数据DT， 或者可以将存储的数据DT发送到存储器控制器110。 在示例。

24、 性实施例中， 在非易失性存储器装置120于存储器控制器110的控制下执行编程操作或读取 操作的情况下， 非易失性存储器装置120可以向存储器控制器110提供就绪/繁忙信号R/B， 并且存储器控制器110可以响应于就绪/繁忙信号R/B而识别出非易失性存储器装置120是 否正在运转。 在示例性实施例中， 在就绪/繁忙信号R/B指示繁忙状态的情况下， 存储器控制 器110可以不与非易失性存储器装置120交换信息(例如， 命令、 地址或数据)。 0035 在示例性实施例中， 非易失性存储器装置120可以包括地址生成器121(下文中称 为 “顺序地址生成器” )。 根据发明构思的示例实施例， 顺序地址。

25、生成器121可以被配置为在 高级读取操作(下文中称为 “顺序读取操作” )中基于高级读取信息SQRI(下文中称为 “顺序 读取信息” )生成多个地址。 非易失性存储器装置120可以通过基于由此生成的多个顺序地 址输出多个顺序数据来执行顺序读取操作。 0036 在示例实施例中， 顺序地址生成器121可以在顺序读取操作中基于顺序读取信息 SQRI生成多个顺序地址或多个随机地址。 0037 在示例性实施例中， 根据发明构思的示例实施例的顺序读取操作可以指在没有来 说明书 3/19 页 7 CN 110782938 A 7 自存储器控制器110的页单元的单独的命令或地址的调用或发布的情况下输出多个顺序。

26、数 据的读取操作。 这里， 页单元的命令或地址可以用于读取一页的数据(或一页数据)或N页(N 是等于或小于存储在一个存储器单元中的比特数的整数)的数据。 例如， 一条字线可以包括 一页或N页。 术语 “基于页的命令或地址” 、“页基命令或地址” 以及 “页单元的命令或地址” 将 是可互换的。 通过顺序读取操作， 非易失性存储器装置120可以基于从存储器控制器110提 供的顺序读取信息SQRI生成多个顺序地址， 并且可以基于由此生成的多个顺序地址输出多 个顺序数据。 在示例性实施例中， 多个顺序地址可以分别对应于不同的物理页或不同的逻 辑页。 0038 也就是说， 传统的非易失性存储器装置需要从。

27、存储器控制器调用页单元的命令或 地址， 以便执行顺序缓存读取操作或随机缓存读取操作。 相反， 根据发明构思的非易失性存 储器装置120可以通过基于顺序读取信息SQRI生成多个顺序地址而输出多个顺序数据(即， 大量数据)而无需页单元的命令或地址的额外调用。 这可以意味着改善了非易失性存储器 装置120的性能。 将参照附图来描述根据发明构思的非易失性存储器装置120的顺序读取操 作。 0039 图2是示出根据示例实施例的图1的存储器控制器的框图。 参照图1和图2， 存储器 控制器110可以包括处理器111、 静态RAM(SRAM)112、 只读存储器(ROM)113、 主机接口114和 闪存接口1。

28、15。 0040 处理器111可以控制存储器控制器110的整体操作。 SRAM112可以用作存储器控制 器110的缓冲器存储器、 缓存存储器或工作存储器。 ROM113可以以固件的形式存储存储器控 制器110操作所需的各种信息。 0041 在示例性实施例中， 控制非易失性存储器装置120所需的各种信息(例如， 闪存转 换层FTL和映射表)可以存储在SRAM112或单独的缓冲器存储器中， 并且可以由处理器111来 管理或驱动。 0042 存储器控制器110可以通过主机接口114与外部装置(例如， 主机)通信。 在示例性 实施例中， 主机接口114可以包括各种接口中的至少一种， 诸如， 双倍数据速。

29、率(DDR)接口、 通用串行总线(USB)接口、 多媒体卡(MMC)接口、 外围组件互连(PCI)接口、 高速PCI(PCI-e) 接口、 高级技术附件(ATA)接口、 串行ATA(SATA)接口、 并行ATA(PATA)接口、 小型计算机系统 接口(SCSI)、 增强小型磁盘接口(ESDI)、 电子集成驱动器(IDE)接口、 移动工业处理器接口 (MIPI)和高速非易失性存储器(NVM-e)接口。 0043 存储器控制器110可以通过闪存接口115与非易失性存储器装置120通信。 在示例 性实施例中， 存储器控制器110可以基于闪存接口115向非易失性存储器装置120提供参照 图1描述的各种。

30、信号(例如， CLE、 ALE、 RE/、 WE/、 CMD、 ADDR、 SQRI和DT)。 在示例性实施例中， 闪 存接口115可以包括诸如切换NAND接口(toggle NAND interface)或开源NAND闪存接口 (open NAND flash interface， ONFI)的NAND接口。 0044 图2中示出的存储器控制器110为示例， 并且发明构思不限于此。 存储器控制器110 还可以包括诸如纠错码(ECC)引擎、 随机化器和缓冲器管理电路的各种组件。 0045 图3是示出根据示例实施例的图1的非易失性存储器装置的框图。 参照图1和图3， 非易失性存储器装置120可以。

31、包括顺序地址生成器121、 存储器单元阵列122、 地址解码器 123、 页缓冲器电路124、 输入/输出电路125和控制逻辑电路126。 说明书 4/19 页 8 CN 110782938 A 8 0046 在实施例中， 为了说明的简洁并且为了便于描述， 分开示出了命令CMD、 地址ADDR、 顺序读取信息SQRI和数据DT， 但是发明构思不限于此。 例如， 如上所述， 命令CMD、 地址ADDR、 顺序读取信息SQRI和数据DT可以通过数据线DQx从存储器控制器110接收， 并且可以基于控 制信号CTRL(例如， CLE、 ALE、 RE/和WE/)彼此区分。 0047 顺序地址生成器12。

32、1可以基于从存储器控制器110接收的顺序读取信息SQRI生成 顺序地址ADDR_SQ。 例如， 非易失性存储器装置120可以响应于来自存储器控制器110的顺序 读取命令(SQRD)和顺序读取信息SQRI来执行顺序读取操作。 顺序读取操作指的是在没有来 自存储器控制器110的单独命令的情况下连续输出多个顺序数据的操作。 在这种情况下， 顺 序地址生成器121可以基于顺序读取信息SQRI生成用于顺序读取操作的多个顺序地址 ADDR_SQ。 例如， 多个顺序地址ADDR_SQ中的一个顺序地址ADDR_SQ可以是在已选择的字线中 指定特定字线和特定页的一个或更多个行地址以及一个或更多个列地址的组合。 。

33、0048 在示例性实施例中， 顺序读取信息SQRI可以包括与读取模式(下文中称为 “顺序读 取模式” )有关的信息、 与顺序数据的大小有关的信息、 顺序数据的数量等。 顺序地址生成器 121可以基于与顺序读取模式有关的信息生成多个顺序地址ADDR_SQ。 由此生成的顺序地址 ADDR_SQ的数量可以对应于上述顺序数据的数量。 0049 在示例性实施例中， 多个顺序地址ADDR_SQ可以分别对应于多片不同的页数据。 多 片不同的页数据可以指存储在连接到不同字线的存储器单元中的物理页数据。 可选地， 多 片不同的页数据可以分别指多片不同的逻辑页数据。 也就是说， 多个顺序地址ADDR_SQ可以 指。

34、不同页的地址。 0050 存储器单元阵列122可包括多个存储器块。 存储器块中的每个可以包括与位线BL 连接的多个单元串， 并且多个单元串中的每个包括串联连接的多个单元晶体管。 多个单元 晶体管可以连接到串选择线SSL、 字线WL或地选择线GSL。 0051 地址解码器123可以通过串选择线SSL、 字线WL和地选择线GSL连接到存储器单元 阵列122。 地址解码器123可以对从存储器控制器110接收的地址ADDR或从顺序地址生成器 121接收的多个顺序地址ADDR_SQ进行解码， 并且可以基于解码的结果来控制串选择线SSL、 字线WL和地选择线GSL。 例如， 地址解码器123可以从存储器单。

35、元阵列122的多条字线中顺序 地选择并控制与多个顺序地址ADDR_SQ对应的字线。 0052 地址解码器123可以通过串选择线SSL、 字线WL和地选择线GSL选择存储器单元阵 列122的一条或更多条字线中的多个页。 0053 页缓冲器电路124通过位线BL连接到存储器单元阵列122。 页缓冲器电路124可以 被配置为临时存储将要存储到存储器单元阵列122的数据或者从存储器单元阵列122读取 的数据。 0054 输入/输出电路125可以向页缓冲器电路124提供从存储器控制器110接收的数据 DT。 输入/输出电路125可以向存储器控制器110提供从页缓冲器电路124接收的数据DT。 0055 。

36、控制逻辑电路126可以从存储器控制器110接收命令CMD， 并且可以控制非易失性 存储器装置120的组件， 使得执行与接收的命令CMD对应的操作。 0056 在示例性实施例中， 在从存储器控制器110接收的命令CMD是顺序读取命令的情况 下， 控制逻辑电路126可以允许顺序地址生成器121基于顺序读取信息SQRI生成顺序地址 ADDR_SQ。 在这种情况下， 生成的顺序地址ADDR_SQ可以是起始地址以从存储器单元读取数 说明书 5/19 页 9 CN 110782938 A 9 据。 0057 图4A至图4C是示出非易失性存储器装置的操作的时序图。 将参照图4A来描述非易 失性存储器装置12。

37、0的页读取操作， 将参照图4B来描述非易失性存储器装置120的顺序缓存 读取操作， 将参照图4C来描述非易失性存储器装置120的随机缓存读取操作。 为了简化说 明， 在图4B和图4C中， 省略了一些控制信号(例如， CLE、 ALE、 WE/、 RE/和DQS)。 下面， 为了简化 说明， 简要标记了一些命令、 一些地址和一些数据的附图标记。 0058 参照图1、 图3和图4A， 非易失性存储器装置120可以在命令输入区间CMD Input期 间接收第一读取命令RD1。 之后， 非易失性存储器装置120可以在地址输入区间ADDR Input 期间接收地址AD。 非易失性存储器装置120可以在地。

38、址输入区间ADDR Input之后的命令输 入区间CMD Input期间接收第二读取命令RD2。 0059 在示例性实施例中， 第一读取命令RD1和第二读取命令RD2可以是用于页读取操作 的命令集(例如， 00h和30h)。 在示例性实施例中， 可以在写入使能信号WE/的一些周期(或循 环)(例如， 5个周期(或循环)期间接收地址AD。 作为示例， 可以在3个周期内接收3个地址AD 作为行地址和页地址， 并且可以在另外2个周期内接收2个地址AD作为列地址。 3个地址AD的 组合可以用于选择一条字线并且在已选择的一条字线中选择一个页， 并且2个地址AD的组 合可以用于选择在所选择的页中开始数据输。

39、出的位置。 然而， 发明构思不限于此。 地址AD指 的是与存储有读取数据的页对应的物理页的行地址或列地址。 0060 响应于第二读取命令RD2， 非易失性存储器装置120可以从存储器单元阵列122读 取与已接收的地址AD对应的数据DT。 例如， 非易失性存储器装置120可以读取与已接收的地 址AD对应的数据DT， 并且可以在页缓冲器电路124或输入/输出电路125中准备已读取的数 据DT。 已读取的数据DT可以在tR的时间段期间准备。 在示例性实施例中， 在tR的时间段期 间， 非易失性存储器装置120可以向存储器控制器110提供逻辑低(即， 繁忙状态)的就绪/繁 忙信号R/B。 0061 在。

40、下面的示例性实施例中， 使用术语 “数据准备操作” 或 “准备数据” 以便于描述。 术语 “数据准备操作” 或 “准备数据” 是指将存储在存储器单元阵列中的已读取的数据存储 或设置到页缓冲器电路(例如， 缓存锁存器)或输入/输出电路使得可以向存储器控制器110 输出数据的操作。 0062 在数据准备操作完成之后， 非易失性存储器装置120可以响应于从存储器控制器 110接收的读取使能信号RE/生成数据选通信号DQS， 并且可以通过数据线DQx与生成的数据 选通信号DQS同步地输出数据DT。 0063 在示例性实施例中， 基于图4A的时序图在页读取操作期间输出的数据DT(即， 在数 据输出区间D。

41、T Output期间输出的数据)可以是单页数据(例如， 8KB或16KB)。 也就是说， 非 易失性存储器装置120可以基于图4A中示出的时序图输出单页数据。 0064 在示例性实施例中， 下面的表1示出了命令输入区间CMD Input、 地址输入区间 ADDR Input和数据输出区间DT Output中的每个中的控制信号。 0065 表1 0066 CLEALERE/WE/DQS CMD InputHLHX 说明书 6/19 页 10 CN 110782938 A 10 ADDR InputLHHX DT OutputLL H 0067 参照表1， 在命令输入区间CMD Input中， 命。

42、令锁存使能信号CLE和读取使能信号 RE/为逻辑高 “H” ， 并且地址锁存使能信号ALE为逻辑低 “L” 。 在命令输入区间CMD Input期 间， 非易失性存储器装置120在写入使能信号WE/的上升沿 处锁存通过数据线DQx接收的信 号作为命令CMD。 在地址输入区间ADDR Input中， 地址锁存使能信号ALE和读取使能信号RE/ 为逻辑高 “H” ， 并且命令锁存使能信号CLE为逻辑低 “L” 。 在地址输入区间ADDR Input期间， 非易失性存储器装置120在写入使能信号WE/的上升沿 处锁存通过数据线DQx接收的信号 作为地址AD。 在这种情况下， 地址可以是与存储有读取数。

43、据的页对应的信息。 0068 在数据输出区间DT Output中， 命令锁存使能信号CLE和地址锁存使能信号ALE为 逻辑低 “L” ， 写入使能信号WE/为逻辑高 “H” 。 在数据输出区间DT Output中， 非易失性存储器 装置120基于读取使能信号RE/生成数据选通信号DQS， 并通过数据线DQx与数据选通信号 DQS的上升沿 和下降沿 同步地输出数据DT。 0069 在示例性实施例中， 表1的信号电平为示例， 并且发明构思不限于此。 在下面的附 图中， 为了简化说明， 省略了控制信号(例如， CLE、 ALE、 RE/和WE/)。 然而， 在命令输入区间 CMD Input、 地址。

44、输入区间ADDR Input和数据输出区间DT Output中可以如表1所示来对控 制信号进行控制。 0070 参照图1、 图3和图4B， 非易失性存储器装置120可以基于图4B的时序图执行顺序缓 存读取操作。 例如， 非易失性存储器装置120可以在命令输入区间CMD Input期间接收第一 缓存读取命令CRD1。 之后， 非易失性存储器装置120可以在地址输入区间ADDR Input期间接 收第一地址AD1。 然后， 非易失性存储器装置120可以在命令输入区间CMD Input期间接收第 二缓存读取命令CRD2。 在tR的时间段期间， 非易失性存储器装置120可以响应于第二缓存读 取命令CR。

45、D2读取与第一地址AD1对应的第一页的数据作为第一缓存数据DT_c1。 0071 然后， 非易失性存储器装置120可以在命令输入区间CMD Input期间接收第三缓存 读取命令CRD3。 在tDCBSYR的时间段期间， 非易失性存储器装置120可以响应于第三缓存读 取命令CRD3准备先前读取的第一缓存数据DT_c1。 0072 在tDCBSYR的时间段之后， 非易失性存储器装置120可以通过数据线DQx输出第一 缓存数据DT_c1。 同时， 非易失性存储器装置120读取与第一页不同的第二页的数据作为第 二缓存数据DT_c2。 0073 之后， 非易失性存储器装置120还可以在命令输入区间CMD。

46、 Input期间接收第三缓 存读取命令CRD3。 在tDCBSYR的时间段期间， 非易失性存储器装置120可以响应于第三缓存 读取命令CRD3准备先前读取的第二缓存数据DT_c2， 并且可以通过数据线DQx输出第二缓存 数据DT_c2。 同时， 非易失性存储器装置120读取另一页(例如， 第三页)的数据作为第三缓存 数据DT_c3。 0074 之后， 非易失性存储器装置120可以在命令输入区间CMD Input期间接收第四缓存 读取命令CRD4， 可以响应于第四缓存读取命令CRD4准备第三缓存数据DT_c3， 并且可以通过 数据线DQx输出已准备的第三缓存数据DT_c3。 在示例性实施例中， 。

47、第一缓存数据DT_c1至第 三缓存数据DT_c3中的每个可以是单页数据。 0075 参照图1、 图3和图4C， 非易失性存储器装置120可以基于图4C的时序图执行随机缓 说明书 7/19 页 11 CN 110782938 A 11 存读取操作。 例如， 非易失性存储器装置120可以顺序地接收第一缓存读取命令CRD1、 第一 地址AD1和第二缓存读取命令CRD2。 之后， 在tR的时间段期间， 非易失性存储器装置120可以 读取与第一地址AD1对应的页的数据作为第一缓存数据DT_c1。 0076 然后， 非易失性存储器装置120可以顺序地接收第一缓存读取命令CRD1、 第二地址 AD2和第三缓。

48、存读取命令CRD3。 响应于第三缓存读取命令CRD3， 非易失性存储器装置120可 以在tDCBSYR的时间段期间准备先前读取的第一缓存数据DT_c1， 并且可以通过数据线DQx 输出第一缓存数据DT_c1。 同时， 非易失性存储器装置120可以读取与第二地址AD2对应的页 的数据作为第二缓存数据DT_c2。 0077 然后， 非易失性存储器装置120可以顺序地接收第一缓存读取命令CRD1、 第三地址 AD3和第三缓存读取命令CRD3。 响应于第三缓存读取命令CRD3， 非易失性存储器装置120可 以在tDCBSYR的时间段期间准备先前读取的第二缓存数据DT_c2， 并且可以通过数据线DQx 。

49、输出第二缓存数据DT_c2。 同时， 非易失性存储器装置120可以读取与第三地址AD3对应的页 的数据作为第三缓存数据DT_c3。 0078 之后， 非易失性存储器装置120可以接收第四缓存读取命令CRD4， 可以响应于第四 缓存读取命令CRD4准备先前读取的第三缓存数据DT_c3， 并且可以通过数据线DQx输出已准 备的第三缓存数据DT_c3。 0079 如上所述， 为了使非易失性存储器装置120执行顺序缓存读取操作或随机缓存读 取操作， 需要来自存储器控制器110的页单元的命令调用或地址调用。 例如， 如图4B或图4C 所示， 在第一缓存数据DT_c1至第三缓存数据DT_c3的传输之间从存。

50、储器控制器110接收基 于页的命令或基于页的地址。 也就是说， 在传统的顺序读取操作或传统的随机缓存读取操 作中， 通过数据线DQx不连续地输出多个缓存数据。 0080 在示例实施例中， 对于非易失性存储器装置120的顺序读取操作， 在输出多个顺序 数据时不使用页单元的单独的命令或地址的调用或发布。 例如， 非易失性存储器装置120可 以接收诸如一组顺序读取命令和顺序读取信息的信号， 并且可以基于已接收的信号输出多 个顺序数据。 在这种情况下， 多个顺序数据可以是分别与多个页对应的多个数据。 将参照下 面的附图来描述根据发明构思的实施例的非易失性存储器装置的顺序读取操作。 0081 图5A是示。