电子装置及其制造方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910700677.9 (22)申请日 2019.07.31 (30)优先权数据 62/712,225 2018.07.31 US 16/379,819 2019.04.10 US (71)申请人 台湾积体电路制造股份有限公司 地址 中国台湾新竹科学工业园区新竹市力 行六路八号 (72)发明人 李佩璇谢静华黄见翎邱于庭 郭瑞昌 (74)专利代理机构 北京派特恩知识产权代理有 限公司 11270 代理人 薛恒王琳 (51)Int.Cl. H01L 23/31(2006.01)。

2、 H01L 23/538(2006.01) H01L 25/16(2006.01) H01Q 1/22(2006.01) (54)发明名称 电子装置及其制造方法 (57)摘要 提供一种电子装置及其制造方法。 所述电子 装置包括芯片封装、 设置在芯片封装上的核心介 电层、 以及设置在与芯片封装相对的核心介电层 上的天线图案。 芯片封装包括半导体芯片、 包封 半导体芯片的绝缘包封体、 以及电耦合到半导体 芯片的重布线结构。 重布线结构包括位在芯片封 装的最外侧处的第一电路图案以及设置在第一 电路图案与绝缘包封体之间的图案化介电层。 核 心介电层接触第一电路图案。 核心介电层与图案 化介电层具有不同。

3、的材料。 天线图案电耦合到芯 片封装。 权利要求书1页 说明书16页 附图17页 CN 110783285 A 2020.02.11 CN 110783285 A 1.一种电子装置， 其特征在于， 包括： 芯片封装， 包括： 半导体芯片； 绝缘包封体， 包封所述半导体芯片； 以及 重布线结构， 电耦合到所述半导体芯片且包括： 第一电路图案， 位在所述芯片封装的最外侧处； 以及 图案化介电层， 设置在所述第一电路图案与所述绝缘包封体之间； 以及 核心介电层， 设置在所述芯片封装上， 接触所述重布线结构的所述第一电路图案， 其中 所述核心介电层与所述重布线结构的所述图案化介电层具有不同的材料； 以。

4、及 天线图案， 设置在与所述芯片封装相对的所述核心介电层上且电耦合到所述芯片封 装。 权利要求书 1/1 页 2 CN 110783285 A 2 电子装置及其制造方法 技术领域 0001 本发明的实施例是有关于一种半导体结构及其制造方法， 特别是有关于一种包括 天线封装及芯片封装的电子装置及其制造方法。 背景技术 0002 半导体装置及集成电路用于各种电子应用， 例如个人计算机、 手机、 数字照相机及 其他电子装置。 随着对缩小电子装置的需求的增长， 需要更小且更具创造性的半导体装置 封装技术。 因此， 已开始开发例如晶片级封装(wafer-level packaging， WLP)等封装。。

5、 举例 来说， 晶片的管芯可以晶片级来与其他半导体装置(例如天线)一起进行加工及封装。 另外， 由于现代通信需要更大的频宽， 因此期望有具集成天线的高性能封装设计。 发明内容 0003 根据一些实施例， 所述电子装置包括芯片封装、 设置在芯片封装上的核心介电层、 以及设置在与芯片封装相对的核心介电层上的天线图案。 芯片封装包括半导体芯片、 包封 半导体芯片的绝缘包封体、 以及电耦合到半导体芯片的重布线结构。 重布线结构包括位在 芯片封装的最外侧处的第一电路图案以及设置在第一电路图案与绝缘包封体之间的图案 化介电层。 核心介电层接触第一电路图案。 核心介电层与图案化介电层具有不同的材料。 天 线。

6、图案电耦合到芯片封装。 0004 根据一些实施例， 一种制造电子装置的方法包括至少以下步骤。 提供具有两个导 电层的核心介电层， 所述两个导电层形成在核心介电层的两个相对表面上。 移除所述两个 导电层中的每一者的至少部分， 以在核心介电层的所述两个相对表面处形成天线图案以及 芯片封装的电路图案。 0005 根据一些实施例， 一种制造电子装置的方法包括至少以下步骤。 形成复合结构， 其 中所述复合结构包括核心介电层、 第一导电层及第二导电层。 核心介电层包括第一表面、 与 第一表面相对的第二表面以及对准标记。 第一导电层形成在核心介电层的第一表面上且第 二导电层形成在核心介电层的第二表面上。 将。

7、第一导电层及第二导电层图案化以通过对准 标记分别形成天线图案及电路图案。 包封天线图案以形成天线封装。 包封以阵列形式排列 在电路图案上的多个半导体芯片以形成芯片封装， 其中半导体芯片电耦合到电路图案及天 线图案。 将天线封装、 芯片封装及设置在天线封装与芯片封装之间的核心介电层切割成多 个电子装置。 附图说明 0006 结合附图阅读以下详细说明， 会最好地理解本公开的方面。 注意到， 根据本行业中 的标准惯例， 各种特征并非按比例绘制。 事实上， 为论述清晰起见， 可任意增大或减小各种 特征的尺寸。 0007 图1A到图1K是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意 说明书 。

8、1/16 页 3 CN 110783285 A 3 性剖视图。 0008 图2A是根据本公开一些实施例的核心介电层的外围区的示意性剖视图。 0009 图2B是根据本公开一些实施例的核心介电层的示意性俯视图。 0010 图3是根据本公开一些实施例的半导体芯片及导电元件的示意性俯视图。 0011 图4是根据本公开一些实施例的核心介电层、 天线图案及芯片封装的电路图案的 放大示意性剖视图。 0012 图5A到图5B是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意 性剖视图。 0013 图6A到图6C是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意 性剖视图。 0014 图7A到图。

9、7I是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意 性剖视图。 0015 图8A到图8E是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意 性剖视图。 0016 图9A到图9G是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意 性剖视图。 0017 图10A到图10C是根据本公开一些实施例的电子装置的制造方法中各个阶段的示 意性剖视图。 具体实施方式 0018 以下公开提供用于实施所提供主题的不同特征的许多不同实施例或实例。 以下阐 述组件、 值、 操作、 材料、 排列等的具体实例以简化本公开。 当然， 这些仅为实例且并非旨在 进行限制。 预期存在其他组件、 值、 。

10、操作、 材料、 排列等。 举例来说， 以下说明中将第一特征形 成在第二特征 “之上” 或第二特征 “上” 可包括其中第一特征与第二特征被形成为直接接触 的实施例， 且也可包括其中第一特征与第二特征之间可形成有附加特征， 从而使得所述第 一特征与所述第二特征可不直接接触的实施例。 另外， 本公开可能在各种实例中重复使用 参考编号和/或字母。 这种重复使用是出于简单及清晰的目的， 而不是自身表示所论述的各 种实施例和/或配置之间的关系。 0019 另外， 为易于说明， 本文中可能使用例如 “位于下方(beneath)” 、“位于下 面(below)” 、“下部的(lower)” 、“位于上方(ab。

11、ove)” 、“上部的(upper)” 等空间相对性 用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。 所述空间相对性 用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。 设备可具有其他 取向(旋转90度或处于其他取向)， 且本文中所使用的空间相对性描述语可同样相应地进行 解释。 0020 另外， 为易于说明， 本文中可能使用例如 “第一(first)” 、“第二(second)” 、“第三 (third)” 、“第四(fourth)” 等用语来阐述图中所示的相似的元件或特征或者不同的元件或 特征， 且可依据呈现次序或说明的上下文而互换地使用。 0021 还可包。

12、括其他特征及工艺。 举例来说， 可包括测试结构以帮助对三维(three- dimensional， 3D)封装或三维集成电路(three-dimensional integrated circuit， 3DIC) 说明书 2/16 页 4 CN 110783285 A 4 装置进行验证测试。 所述测试结构可包括例如在重布线层中或衬底上形成的测试接垫 (test pad)， 以便能够对3D封装或3DIC进行测试、 使用探针和/或探针卡(probe card)等。 可对中间结构以及最终结构执行验证测试。 另外， 本文中所公开的结构及方法可与包含对 已知良好管芯(known good die)进行中。

13、间验证的测试方法论结合使用以提高良率并降低 成本。 0022 图1A到图1K是根据本公开一些实施例的电子装置的制造方法中各个阶段的示意 性剖视图， 图2A是根据本公开一些实施例的核心介电层的外围区的示意性剖视图， 图2B是 根据本公开一些实施例的核心介电层的示意性俯视图， 图3是根据本公开一些实施例的半 导体芯片及导电元件的示意性俯视图， 图4是根据本公开一些实施例的核心介电层、 天线图 案及芯片封装的电路图案的放大示意性剖视图。 0023 参照图1A、 图2A及图2B， 提供复合结构100。 举例来说， 复合结构100包括第一导电 层110A、 核心介电层110B及第二导电层110C。 核心。

14、介电层110B可包括第一表面110B1、 与第 一表面110B1相对的第二表面110B2以及连接到第一表面110B1及第二表面110B2的侧壁 110B3。 第一导电层110A及第二导电层110C可分别形成在第一表面110B1及第二表面110B2 上。 0024 在一些实施例中， 核心介电层110B可用作信号传输介质。 举例来说， 核心介电层 110B的特性在于具有低的散逸因数(dissipation factor， Df)和/或低的介电常数 (permittivity， Dk)性质。 核心介电层110B可包含聚合物材料， 例如聚四氟乙烯 (polytetrafluoroethylene， P。

15、TFE)、 聚氨酯(polyurethane)、 多孔介电材料(porous dielectric material)、 其组合或其他合适的电绝缘材料。 核心介电层110B的热膨胀系数 (coefficients of thermal expansion， CTE)可取决于所选择的材料。 由于翘曲控制 (warpage control)是制程容许范围(process window)的重要因素， 因此在一些实施例中， 具有优化的CTE的核心介电层110B可被配置成对封装翘曲及应力程度进行控制。 可针对不 同的应用对核心介电层110B的厚度进行优化。 依据高速应用的频率范围， 可基于所需的电 性质。

16、来选择核心介电层110B的厚度及合适的材料。 在一些实施例中， 核心介电层110B足够 硬以作为介电载体， 其可耐受后续工艺并支撑在其上所形成的结构。 换句话说， 可直接对核 心介电层110B执行后续工艺， 从而消除临时载体的制造成本并简化制造步骤。 0025 在一些实施例中， 第一导电层110A及第二导电层110C直接接触并物理性地接触核 心介电层110B的两个相对表面(例如110B1与110B2)。 第一导电层110A及第二导电层110C可 由相同的导电材料或相似的导电材料制成， 例如铜、 金、 银、 铝、 锌、 锡、 铅、 其组合、 其合金 等。 在一些实施例中， 可形成第一导电层110。

17、A及第二导电层110C， 而不在第一导电层110A与 核心介电层110B之间以及第二导电层110C与核心介电层110B之间沉积晶种层(例如Ti/Cu 层)。 举例来说， 第一导电层110A及第二导电层110C通过层压(laminate)导电箔 (conductive foil)而形成在核心介电层110B的相对两侧上。 也可使用用于形成导电层的 其他合适的沉积方法(例如溅镀(sputtering)、 镀覆(plating)等)。 0026 继续参照图1A、 图2A及图2B， 在一些实施例中， 复合结构100是以晶片级来提供。 复 合结构100可依据加工操作的要求而以不同级(例如面板级(panel。

18、 level)、 芯片级(chip level)、 条带级(strip level)等)来提供。 在一些实施例中， 核心介电层110B包括对准标记 AM， 对准标记AM使得能够在多个层之间进行后续的光刻和/或刻蚀工艺时实现更高的对准 说明书 3/16 页 5 CN 110783285 A 5 精准度。 举例来说， 对准标记AM可形成或提供在晶片级的核心介电层110B的外围(例如靠近 侧壁110B3)处。 在替代实施例中， 对准标记AM可提供在核心介电层110B的隅角和/或中心 处。 对准标记AM可为形成在核心介电层110B的至少一个表面(例如110B1、 110B2)上的凹槽 (groove)。

19、。 在一些实施例中， 对准标记AM被提供为双面对准标记(dual-sided alignment mark)， 以用于对形成在第一表面110B1上的图案与形成在第二表面110B2上的图案进行彼 此精确定位。 举例来说， 对准标记AM包括形成在第一表面110B1与第二表面110B2上的对称 的盲孔(blind via)以使后续形成的图案实现高尺寸及位置精度从而实现低的传输损耗 (transmission loss)。 包括多个对准标记AM的核心介电层110B可得到精确的及改善的对 准能力。 应注意， 图2A及图2B中的对准标记AM仅用作示例性例示， 对准标记AM可依据加工操 作的要求而被形成或提。

20、供为在核心介电层110B上具有任何合适的数目、 大小、 形状、 位置 和/或排列。 0027 参照图1B， 在第一导电层110A上形成图案化掩模210。 在一些实施例中， 可通过例 如旋转涂布(spin-coating)将介电材料沉积到第一导电层110A上， 接着通过光刻(即曝光 工艺(exposure process)及显影工艺(development process)将所述介电材料图案化以 在所述介电材料中形成至少一个开口210a， 从而形成图案化掩模210。 图案化掩模210的开 口210a暴露出第一导电层110A的至少部分。 在替代实施例中， 图案化掩模210通过层压或任 何其他合适的。

21、工艺形成。 上覆在第一导电层110A的图案化掩模210可包含电绝缘材料， 例如 聚苯并恶唑(polybenzoxazole， PBO)、 聚酰亚胺(polyimide， PI)、 苯并环丁烯 (benzocyclobutene， BCB)或其他合适的介电材料。 0028 参照图1C， 移除第一导电层110A的至少部分以形成天线图案APN1。 举例来说， 移除 第一导电层110A的被图案化掩模210的开口210a暴露出的部分， 以使核心介电层110B的第 一表面110B1的部分在移除工艺之后被暴露出。 在一些实施例中， 移除工艺是通过刻蚀(例 如干刻蚀(dry etching)或湿刻蚀(wet 。

22、etching)执行。 移除工艺可包括在侧向上移除第 一导电层110A以形成与图案化掩模210相邻的底切(undercut)UC1。 举例来说， 采用对第一 导电层110A的材料具有选择性的湿刻蚀工艺来形成具有底切UC1的天线图案APN1。 所产生 的底切UC1的程度可因工艺而异。 在一些实施例中， 天线图案APN1可包括至少一个第一表面 S1a、 与第一表面S1a相对的至少一个第二表面S2a以及连接到第一表面S1a及第二表面S2a 的至少一个侧壁S3a。 第一表面S1a可物理性地接触核心介电层110B的第一表面110B1且第 二表面S2a可物理性地接触图案化掩模210。 0029 在一些实施。

23、例中， 天线图案APN1是锥形的， 天线图案APN1的第一表面S1a具有比第 二表面S2a的宽度W2a大的宽度W1a。 侧壁S3a可为倾斜的(即底切UC1)。 举例来说， 侧壁S3a与 图案化掩模210相交的侧壁内角 1可为锐角。 在一些实施例中， 侧壁内角 1介于约15度到约 75度的范围内。 在第一导电层110A的移除工艺中使用不同条件的情况下， 侧壁内角 1可为 直角或钝角。 在一些实施例中， 图案化掩模210的宽度210W大于对应的天线图案APN1的第二 表面S2a的宽度W2a。 图案化掩模210的宽度210W可实质上等于或稍微大于对应的天线图案 APN1的第一表面S1a的宽度W1a。。

24、 在一些替代实施例中， 在形成天线图案APN1之后， 可将图案 化掩模210从天线图案APN1移除。 因此， 以下图中的图案化掩模210被示出为虚线以表示图 案化掩模210可存在或可不存在。 0030 参照图1D， 可在核心介电层110B的第一表面110B1之上形成保护层220以包封天线 说明书 4/16 页 6 CN 110783285 A 6 图案APN1。 保护层220也可包封图案化掩模210以为下伏结构提供一定程度的保护并防止氧 化。 保护层220可为PBO层、 PI层或其他合适的聚合物。 在一些替代实施例中， 保护层220由无 机材料制成。 可执行合适的制作技术来形成保护层220， 。

25、例如旋转涂布、 层压、 沉积(例如物 理气相沉积(physical vapor deposition， PVD)、 化学气相沉积(chemical vapor deposition， CVD)、 原子层沉积(atomic layer deposition， ALD)等。 天线图案APN1及上覆 结构(例如图案化掩模210、 保护层220)可被笼统地视为天线封装AP1。 在一些实施例中， 保 护层220的形成以晶片级来进行以覆盖晶片级的核心介电层110B， 以使在后续单体化工艺 (singulation process)之后， 天线封装AP1的经单体化侧壁可与核心介电层110B的经单体 化侧壁实。

26、质上对齐。 在替代实施例中， 保护层220被形成为位于核心介电层110B上的多个区 块(未示出)以覆盖天线图案APN1并暴露出核心介电层110B的第一表面110B1的部分。 举例 来说， 在俯视图(未示出)中， 保护层220的区块形状可为圆形或任何合适的多边形形状。 0031 参照图1E， 在形成天线封装AP1之后， 在第二导电层110C之上形成第一图案化介电 层312。 举例来说， 在形成天线封装AP1之后， 将所述结构翻倒(例如上下翻转)以对第二导电 层110C执行工艺。 在一些实施例中， 天线封装AP1的保护层220和/或核心介电层110B可足够 硬以在后续加工期间提供机械支撑。 在一些。

27、实施例中， 通过旋转涂布介电材料、 烘烤介电材 料层并接着进行光刻工艺来形成包括预定图案的第一图案化介电层312。 在替代实施例中， 可执行层压或其他沉积工艺来形成第一图案化介电层312。 第一图案化介电层312可由与核 心介电层110B的材料不同的材料制成。 举例来说， 第一图案化介电层312的材料可包括电绝 缘材料， 例如PBO、 PI、 BCB或其他合适的材料。 第一图案化介电层312可具有暴露出下伏的第 二导电层110C的部分的多个开口312a。 0032 参照图1F， 可在第一图案化介电层312之上形成具有至少一个开口OP的图案化牺 牲层PS。 举例来说， 图案化牺牲层PS的开口OP。

28、与第一图案化介电层312的开口312a中的一些 开口312a连通。 图案化牺牲层PS可覆盖第一图案化介电层312的一些其他开口312a。 图案化 牺牲层PS可为通过层压、 沉积或其他合适的工艺形成的干膜聚合物层(dry-film polymeric layer) 、 可图案化的介电 层或任何其他合适的层。 随后， 通过电 镀 (electroplating)、 溅镀或其他合适的沉积工艺在图案化牺牲层PS的开口OP中形成导电材 料CM(例如铜、 铝、 金、 镍等)。 导电材料CM便形成在与图案化牺牲层PS的开口OP对应的开口 312a所暴露出的第二导电层110C上。 在一些实施例中， 图案化牺牲。

29、层PS的开口OP的宽度大 于第一图案化介电层312的开口312a的宽度， 也可在第一图案化介电层312上沉积导电材料 CM的部分。 0033 参考图4来参照图1G， 形成导电元件320且移除第二导电层110C的至少部分以形成 第一电路图案314。 举例来说， 在形成导电材料CM之后， 利用反应离子刻蚀(reactive ion etching， RIE)、 针对特定光刻胶订制的剥除、 随后可选地进行刻蚀或其他合适的技术来移 除图案化牺牲层PS。 在移除图案化牺牲层PS之后， 导电元件320被形成为物理性地接触下伏 的第二导电层110C。 在一些实施例中， 在移除图案化牺牲层PS之后， 第一图案。

30、化介电层312 的开口312a中被图案化牺牲层PS覆盖的一些开口312a被暴露出。 随后， 可利用刻蚀(例如湿 刻蚀、 干刻蚀、 等离子体刻蚀(plasma etching)等)或其他合适的移除技术来移除第二导电 层110C的被第一图案化介电层312的开口312a暴露出的部分。 在一些实施例中， 在第二导电 层110C的移除工艺期间， 第一图案化介电层312可作为掩模以将下伏的第二导电层110C图 说明书 5/16 页 7 CN 110783285 A 7 案化。 0034 在一些实施例中， 通过湿刻蚀工艺将第二导电层110C图案化以形成具有底切UC2 的 第一电 路图 案314。 作为刻蚀掩。

31、膜的 第一图 案化介电 层312可包括补偿图 案 (compensational pattern)而使对第二导电层110C的刻蚀可得到减缓， 从而促进形成具有 期望的线宽(line width)的第一电路图案314。 所形成的底切UC2的程度可因工艺而异。 举 例来说， 第一电路图案314包括至少一个第一表面314a(即第三表面)、 与第一表面314a相对 的至少一个第二表面314b(即第四表面)以及连接到第一表面314a及第二表面314b的至少 一个侧壁314c。 第一表面314a可物理性地接触核心介电层110B的第二表面110B2且第二表 面314b可物理性地接触第一图案化介电层312。 。

32、第一电路图案314的第二表面314b的部分可 物理性地连接且电连接到导电元件320。 0035 在一些实施例中， 第一电路图案314是锥形的， 第一电路图案314的第一表面314a 包括比第二表面314b的宽度314bw大的宽度314aw。 第一电路图案314的侧壁314c可为倾斜 的(即底切UC2)。 举例来说， 第一电路图案314的侧壁314c与第一图案化介电层312相交的侧 壁内角 2可为锐角。 在一些实施例中， 侧壁内角 2介于约15度到约75度的范围内。 在第二导 电层110C的移除工艺中使用不同条件的情况下， 侧壁内角 2可为直角或钝角。 在一些实施 例中， 第一图案化介电层312。

33、的宽度312w大于对应的第一电路图案314的第二表面314b的宽 度314bw。 第二表面314b的宽度314bw可实质上等于或稍微大于对应的第一电路图案314的 第一表面314a的宽度314aw。 0036 在一些实施例中， 第一图案化介电层312及第一电路图案314可被笼统地视为第一 重布线结构310。 在形成第一重布线结构310之后， 核心介电层110B的第二表面110B2的至少 部分可被第一重布线结构310暴露出。 在一些实施例中， 第一电路图案314可包括馈线(feed line)及导电接地面(ground plane)(未示出)。 举例来说， 第一电路图案314的馈线可电连 接到导。

34、电元件320以进行信号传输， 第一电路图案314的导电接地面可电连接到接地线。 应 注意， 第一重布线结构310的介电层和/或电路图案的数目不受图1G中呈现的例示所限制。 0037 当形成第一重布线结构310时， 可使用核心介电层110B的对准标记AM(在图2A及图 2B中示出)， 从而将第一图案化介电层312对准在预定位置处。 因此， 可移除第一导电层110A 的至少部分以形成相对于天线图案APN1具有改善的精度的第一电路图案314。 由于定位到 对准标记AM， 第一电路图案314关于天线图案APN1的叠对偏移(overlay offset)OF可被优 化且可满足先进技术的叠对要求。 举例来。

35、说， 叠对偏移OF可介于目标位置的约10 m内的范 围内。 在一些实施例中， 第一电路图案314与天线图案APN1之间的叠对偏移OF小于约5 m。 0038 参考图3来参照图1H， 在第一重布线结构310上设置半导体芯片330。 在一些实施例 中， 拾取一个或多个半导体芯片330并将所述一个或多个半导体芯片330放置在第一图案化 介电层312上。 举例来说， 半导体芯片330排列成如图3中所示被导电元件320环绕的阵列。 应 理解， 图3的例示是示意性的且并非按比例绘制。 举例来说， 半导体芯片330排列成例如NN 阵列或NM阵列(N、 M0， N可等于或可不等于M)。 半导体芯片330的阵列。

36、的大小可基于需求 来指定及选择且并不限于本公开。 所述多个导电元件320可被分类成群组且半导体芯片330 的数目可对应于导电元件320的群组的数目。 在一些实施例中， 导电元件320在俯视图中的 形状可为圆形、 椭圆形、 蛋形、 正方形、 矩形、 四边形、 六边形、 八边形或任何合适的多边形形 状。 半导体芯片330可包括选自以下的相同类型或不同类型的管芯/芯片： 数字管芯 说明书 6/16 页 8 CN 110783285 A 8 (digital die)、 模拟管芯(analog die)或混合信号管芯(mixed signal die)、 应用专用集 成电路(application-s。

37、pecific integrated circuit， ASIC)管芯、 传感器管芯(sensor die)、 存储器管芯(memory die)、 或逻辑管芯(logic die)或者其他合适的管芯。 举例来说， 半导体芯片330包括至少一个无线及射频(radio frequency， RF)管芯。 0039 在一些实施例中， 半导体芯片330包括半导体衬底332、 多个导电接垫334及钝化层 336。 在一些实施例中， 导电接垫334设置在半导体衬底332的有源表面上。 钝化层336形成在 半导体衬底332之上且包括部分地暴露出导电接垫334的接触开口336a。 半导体衬底332可 为包括。

38、形成在半导体衬底332中的有源组件(例如晶体管等)及无源组件(例如电阻器、 电容 器、 电感器等)的硅衬底。 导电接垫334可为铝接垫、 铜接垫或其他合适的金属接垫。 钝化层 336可包括堆叠式多子层， 堆叠式多子层包括氧化硅层、 氮化硅层、 PI层、 PBO层或由其他合 适的聚合物形成的介电层。 0040 在一些实施例中， 半导体芯片330设置有贴合层340， 贴合层340粘合到半导体芯片 330的与有源表面相对的背面330r。 在设置半导体芯片330之后， 半导体芯片330通过贴合层 340贴合到第一重布线结构310。 在一些实施例中， 贴合层340包含聚合物、 热塑性材料(例如 环氧树脂。

39、、 酚醛树脂等)或用作粘合剂的其他合适的材料。 贴合层340可为管芯贴合膜(die attached film)、 粘合性结合膜(adhesive bonding film)等。 在一些实施例中， 当设置半 导体芯片330时， 贴合层340经受压力以增强半导体芯片330与第一重布线结构310之间的粘 合力。 举例来说， 可在半导体芯片330上施加力， 以使贴合层340可从半导体芯片330的背面 330r挤出以向下延伸到第一重布线结构310中和/或向上攀升以覆盖半导体芯片330的侧 壁。 换句话说， 当设置半导体芯片330时， 贴合层340可穿过第一图案化介电层312及第一电 路图案314以接触。

40、核心介电层110B。 举例来说， 贴合层340包括第一部分340a及第二部分 340b， 第一部分340a位于半导体芯片330与第一重布线结构310之间， 第二部分340b(即突出 部分)嵌入在第一重布线结构310中以物理性地接触核心介电层110B的第二表面110B2。 贴 合层340的第二部分340b可填充第一电路图案314的底切UC2。 贴合层340的第二部分340b可 物理性地接触第一图案化介电层312及第一电路图案314。 在一些实施例中， 贴合层340还包 括覆盖半导体芯片330的底侧壁的部分的第三部分340c。 0041 参照图1I， 在第一重布线结构310之上形成绝缘包封体350。

41、以包裹在半导体芯片 330、 贴合层340及导电元件320周围。 在一些实施例中， 对半导体芯片330及导电元件320进 行包覆模制(over-molded)以嵌入在绝缘材料(未示出)中。 随后， 将绝缘材料薄化直到半导 体芯片330的至少导电接垫334及导电元件320的顶表面320a以可触及的方式被暴露出为 止， 以形成绝缘包封体350。 可通过机械研磨工艺和/或化学机械抛光(chemical mechanical polishing， CMP)工艺、 刻蚀工艺或其他合适的技术来将绝缘材料薄化。 绝缘包 封体350可包含模制化合物、 模制底部填充胶、 环氧树脂等且可通过模制工艺形成。 在一些。

42、 实施例中， 在薄化工艺期间， 不仅移除绝缘材料， 而且稍微移除半导体芯片330和/或导电元 件320的部分。 在一些实施例中， 绝缘包封体350的顶表面350a与导电元件320的顶表面320a 及半导体芯片330的顶表面330a(例如是与背面330r相对)实质上共面。 在形成绝缘包封体 350之后， 半导体芯片330的侧壁及导电元件320的侧壁可在侧向上被绝缘包封体350包封。 在一些实施例中， 绝缘包封体350被导电元件320穿透， 导电元件320可被称为绝缘体穿孔 (through insulator via， TIV)或集成扇出型(integrated fan-out， InFO)穿孔。

43、。 说明书 7/16 页 9 CN 110783285 A 9 0042 参照图1J， 可在半导体芯片330、 导电元件320及绝缘包封体350上形成第二重布线 结构360及一个或多个导电端子370。 在一些实施例中， 第二重布线结构360包括第二图案化 介电层362及第二电路图案364。 第二图案化介电层362可包括多于一个图案化介电层(例如 362a及362b)。 基于电路设计要求， 第二电路图案364可包括多于一个图案化导电层(例如 364a及364b)。 第二图案化介电层362的材料及第二电路图案364的材料可分别与第一图案 化介电层312的材料及第一电路图案314的材料相似， 因此本。

44、文中不再对其予以赘述。 0043 在一些实施例中， 第二重布线结构360可使用至少以下步骤形成。 举例来说， 在绝 缘包封体350的顶表面350a、 导电元件320的顶表面320a及半导体芯片330的顶表面330a之 上形成具有开口的图案化介电层362a。 图案化介电层362a的开口可暴露出半导体芯片330 的导电接垫334的部分及导电元件320的顶表面320a的部分。 接下来， 在图案化介电层362a 上形成且在图案化介电层362a的开口中形成导电材料以物理性地接触半导体芯片330的导 电接垫334及导电元件320。 举例来说， 可使用沉积工艺(例如溅镀、 镀覆等)或其他合适的方 法来形成导。

45、电材料。 随后， 移除形成在图案化介电层362a上的导电材料的部分以形成图案 化导电层364a。 接下来， 在图案化介电层362a之上形成图案化介电层362b以覆盖图案化导 电层364a。 图案化介电层362b可具有暴露出图案化导电层364a的至少部分的开口。 随后， 在 图案化介电层362b上形成且在图案化介电层362b的开口中形成图案化导电层364b以物理 性地接触被图案化介电层362b暴露出的图案化导电层364a。 导电材料的嵌入在图案化介电 层(例如362a、 362b)中且连接到导电元件320及图案化导电层364a的部分可被称为导通孔。 形成在图案化介电层(例如362a、 362b)。

46、上的导电材料的部分可包括导电线、 连接垫或其他 导电特征。 在一些实施例中， 图案化导电层364b的部分可被称为凸块下金属(under-ball metallurgy， UBM)图案以用于后续植球工艺(ball-mounting process)。 在一些替代实施例 中， 图案化导电层364b包括连接垫(未示出)以对电子组件(例如电容器、 电阻器、 电感器等) 进行结合。 0044 在一些实施例中， 考虑到在结构中的放置方式， 电耦合到半导体芯片330的第一重 布线结构310可被称为背侧重布线结构(backside redistribution structure)， 电连接到 半导体芯片33。

47、0的第二重布线结构360可被称为前侧重布线结构。 在一些实施例中， 由于第 一重布线结构310及第二重布线结构360对半导体芯片330的电信号进行重新布线且在半导 体芯片330的范围之外进行重新布线， 因此第一重布线结构310及第二重布线结构360可被 称为扇出型(fan-out)重布线结构。 在一些实施例中， 从半导体芯片330输出的信号可按顺 序经由第二电路图案364的部分、 导电元件320的部分及第一电路图案314的部分进行传输， 第二电路图案364的所述部分、 导电元件320的所述部分及第一电路图案314的所述部分可 被统称为馈线。 在一些替代实施例中， 在导电元件320旁边可形成附加。

48、的TIV(未示出)以对 第二重布线结构360的第二电路图案364进行电连接， 可对这些附加的TIV进行排列以形成 偶极天线(dipole antenna)。 0045 继续参照图1J， 导电端子370可形成在第二电路图案364的被第二图案化介电层 362的图案化介电层362b暴露出的图案化导电层364b上， 以通过第二重布线结构360对半导 体芯片330进行电连接。 在一些实施例中， 导电端子370由具有低电阻率的导电材料制成， 例 如Sn、 Pb、 Ag、 Cu、 Ni、 Bi或其合金)。 导电端子370可包含焊料球、 球栅阵列(ball grid array， BGA)球或形成为其他形状的。

49、其他合适的导电材料。 举例来说， 导电端子370可通过植 说明书 8/16 页 10 CN 110783285 A 10 球工艺(ball placement process)和/或回焊工艺(reflow process)设置在图案化导电层 364b的UBM图案上。 应注意， 导电端子370的数目不受图1G中呈现的例示所限制。 在一些实施 例中， 形成在核心介电层110B的第二表面110B2上的结构可被视为芯片封装CP1。 核心介电 层110B可夹置在天线封装AP1与芯片封装CP1之间， 第一重布线结构310的第一电路图案314 可定位在芯片封装CP1的最外侧OS处以直接接触核心介电层110B。

50、。 在形成芯片封装CP1之 后， 可执行单体化工艺以沿切割道(scribe line)SL对芯片封装CP1、 核心介电层110B及天 线封装AP1进行切割。 0046 参照图1K， 在执行单体化工艺之后， 包括芯片封装CP1、 核心介电层110B及天线封 装AP1的结构被切割成多个电子装置10。 由于第一电路图案314及天线图案APN1的形成是在 核心介电层110B上直接执行， 因此可维持高的加工精度。 在一些实施例中， 电子装置10还可 安装有附加的芯片封装、 封装衬底、 印刷电路板或其他电子装置， 以基于需求而通过导电端 子370和/或其他附加的导电连接件来形成堆叠封装(package-o。