基于DDR的高效率矩阵转置处理方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910996540.2 (22)申请日 2019.10.19 (71)申请人 天津大学 地址 300072 天津市南开区卫津路92号 (72)发明人 张为李欣桐 (74)专利代理机构 天津市北洋有限责任专利代 理事务所 12201 代理人 曹玉平 (51)Int.Cl. G06F 17/16(2006.01) G01S 13/90(2006.01) (54)发明名称 一种基于DDR的高效率矩阵转置处理方法 (57)摘要 本发明公开了一种基于DDR的高效率矩阵转 置处理方法，。

2、 为DDR3SDRAM的IP核搭配一个写 RAM和一个读RAM； 待转置的矩阵是单个数据 64bit的128*128的矩阵， 将该待转置矩阵每一行 的数据为一个小矩阵； 在写操作过程中每1个 active信号写16个数据； 在读操作过程中每1个 active信号读8*16个数据； 在DDR中按同一行间 且数据循环跳读的规则读出， 以尽可能地降低行 active信号的出现。 本发明解决了大阶数矩阵转 置由于DDRSDRAM的跳行访问而造成系统整体处 理速率下降的问题。 通过矩阵分块技术， 在小幅 度降低写速率的基础上， 大幅提升读速率， 使矩 阵转置时DDR的读写速率得以均衡， 从而提高DDR 。

3、读写的平均效率。 权利要求书2页 说明书5页 附图4页 CN 110781447 A 2020.02.11 CN 110781447 A 1.一种基于DDR的高效率矩阵转置处理方法， 使用DDR3 SDRAM的IP核， 其特征在于， 为 所述IP核搭配一个写RAM和一个读RAM， 并包括以下步骤： 步骤一、 待转置的矩阵是单个数据64bit的128*128的矩阵， 将该待转置矩阵分为128个 8*16的小矩阵， 即每一行的数据构成了一个小矩阵； 步骤二、 在写操作过程中每1个active信号写16个数据； 步骤三、 在读操作过程中每1个active信号读8*16个数据； 在读出时， 通过控制器。

4、调控 地址， 在DDR中按同一行间且数据循环跳读的规则读出， 以尽可能地降低行active信号的出 现。 2.根据权利要求1所述的基于DDR的高效率矩阵转置处理方法， 其特征在于， 步骤二中， 数据进入写RAM， 当写RAM的写入全部完成后， 开始DDR的数据写入； 从写RAM读出到DDR的过程中， DDR的地址总线按照突发长度递增， 其中地址位变化是对 写RAM的读出地址位的变化； 在写RAM中， 每完成16个数据的读出， 就切换到下一行， 继续读 对应的16个数据； 按以上逻辑每完成8行数据的读取是一个小循环； 然后， 返回至这8行中的 第一行， 开始下一组16个数据的读取， 依次执行以上。

5、逻辑， 直到当前8行的数据全部完成读 取之后， 开始下一组8行数据的读出， 循环操作， 每完成8组数据的读取是一个大循环； 按以 上的大循环与小循环， 最终完成16个大组的数据读取， 每个大组中包含8个小组。 3.根据权利要求2所述的基于DDR的高效率矩阵转置处理方法， 其特征在于， DDR中的地 址按突发长度为8， DDR的数据写入的具体过程如下： A)写RAM中每递增16个地址位， 即每输出16个数据， 地址位先归0， 再加128*n； 换算至矩 阵中， 相当于将地址指针指向了下一行的首位， n表示处于第几次大循环， 整个写入过程包 括16个大循环； B)当第8行中对应的16个数读出完成之。

6、后， 再次将地址位归0， 加16*n， 换算至矩阵中， 相当于将地址指针从第8行拉回至第1行， 从当前大组的第二行第一个数开始； C)重复上述步骤A)至步骤B)， 直至将1个大组写完； D)n+1， 将地址位归0， 加128*8*(n-1)1024*(n-1)， 从下一大组第一行开始， 重复步骤 步骤A)至步骤B)； 直至将整个矩阵由写RAM到DDR的写入完成。 4.根据权利要求1所述的基于DDR的高效率矩阵转置处理方法， 其特征在于， 步骤三中， DDR中每行单次跳读8个数据， 即在读RAM中这8个数据的地址按顺序递增， DDR中每行共读出 16次； 读出方式为： 在一行中每读出一个数据就跳。

7、到下一个小块的对应位置， 即越过中间间 隔的15个数据； 当读出本次循环的第8个数据之后， DDR的地址指针指向本行第一个小块中， 尚未读出的首位数据的对应地址， 重复之前的单行循环逻辑， 在此同时， 读RAM的地址指针 指向下一行的对应位置； 之后， 重复以上过程， 直到第16次循环完成后， DDR的地址位切换至 下一行的首位， RAM中的地址指针指向下一行的对应位置； 重复之前的所有步骤， 直至DDR中 读出8行数据之后， 将RAM中的地址指针循环回矩阵第一行的对应位置； 在这样的逻辑循环 下， 不断地重复之前的循环过程， 直到DDR中数据读出完毕。 5.根据权利要求4所述的基于DDR的高。

8、效率矩阵转置处理方法， 其特征在于， DDR中的地 址按突发长度为8， 从DDR读出的具体过程如下， A)DDR中每读出1个数， 对DDR的地址位加128， 读RAM的地址位依次加1； B)每执行步骤A)7次， 将DDR中的地址位归0， 加8*n， 在此处， n表示完成步骤A)的次数； 权利要求书 1/2 页 2 CN 110781447 A 2 同时， 将读RAM中的地址位归0， 加128*n， 切换至下一行； 之后， 将n归0， 重复步骤A)至步骤 B)； C)每执行步骤B15次， 将DDR中的地址位归0， 加1024*m， m表示DDR完成了m行的数据读 取， 即每完成步骤B15次， m。

9、+1； 在RAM中， 将地址位归0， 加2048*m； 之后， 重复步骤A)至步骤B)； D)每执行步骤C 7次， 将DDR中的地址位归0， 加8196*p， p表示DDR完成了p个大组的数据 读取， 即每完成步骤C)7次， p+1； 在读RAM中， 将地址位归0， 加8*p； 之后， 重复步骤A)、 步骤B) 和步骤C)， 直到完成所有数据的读取。 6.根据权利要求1所述的基于DDR的高效率矩阵转置处理方法， 其特征在于， 在数据全 部写入读RAM后， 读状态结束， 控制器进行数据校验。 7.根据权利要求6所述的基于DDR的高效率矩阵转置处理方法， 其特征在于， 控制器进 行数据校验的过程是。

10、： 通过利用对角线在转置中不发生变化的特点， 与待校验的两个数据进行高64位的作 差， 若对角线数据的校验位与其中一个数据的校验位的差值等于另一个数据的校验位， 则 这两个数据处于正确位置； 并将校验结果输出至寄存器， 正确为1， 错误为0。 8.根据权利要求7所述的基于DDR的高效率矩阵转置处理方法， 其特征在于， DDR中的地 址按突发长度为8； 设ij,i表示待转置矩阵的行， j表示待转置矩阵的列， 判断(i,i)-(j,i) 是否与(i,j)的高64位相等， 并将比较结果存入一个15bit的寄存器， 低14位代表地址， 第15 位代表是否相等， 如果相等， 说明转置正确， 并将该比较结。

11、果置1， 反之置0。 权利要求书 2/2 页 3 CN 110781447 A 3 一种基于DDR的高效率矩阵转置处理方法 技术领域 0001 本发明属于雷达成像技术中数据转置领域， 涉及一种针对于雷达成像过程中对较 大数据量进行快速转置的处理方法。 背景技术 0002 合成孔径雷达(Synthetic Aperture Radar,SAR)是一种具有高分辨率成像效果 的雷达， 与传统雷达相比， SAR具有全天候， 全天时， 可穿透遮挡物的优势。 在环境检测、 地形 侦察、 目标识别等领域具有重要作用。 SAR主要搭载在三种工作平台上， 分别是机载、 星载、 弹载三种。 通过对回波信号进行算法。

12、处理， 可以获得聚焦后的SAR图像。 以往的SAR成像系统 不但构成复杂， 制造成本很高， 而且还有着较大的重量和体积。 如今随着国外无人机、 轻小 型飞行器的快速发展， 微型SAR成像处理受到了广泛关注。 由于SAR的回波信号需要处理大 量的数据， 所以对数据的快速传输， 处理提出了更高的要求。 在SAR的回波数据处理流程中， 傅里叶变换FFT和转置是应用较为频繁的两种基本操作。 0003 微型SAR成像处理的需求， 也就是对FPGA或是ASIC的需求， 相比于ASIC的专用性所 带来的高速高效， FPGA在这方面可能相对不足。 然而一个专业的ASIC的开发周期较长， 并且 随着更新换代只能。

13、整体更换。 FPGA的优势在于其编程开发的灵活性与升级算法的及时性。 0004 通常来说， 传统的转置方法在软件部分实现起来是十分简单的， 它的优化也是易 于完成。 但在硬件中实现转置， 如果不使用一些特殊的方法， 会使得转置的过程变得漫长， 并且会导致资源占用率较高。 这对于有着大数据量待处理的SAR实时成像系统来说是不能 接受的。 所以国内的研究者在这方面也进行了研究， 并且取得了一定的成果。 在FPGA平台上 使用搭载的DDR3SDRAM核， 来实现数据的大容量的高速传输， 并在传输的过程中完成转置。 通过DDR系列双倍速率读写的特点， 对这种转置方法进行研究， 将极大地提高SAR整体的。

14、处 理效率。 SAR实时成像系统中实现矩阵转置的算法主要有： 行进列出(如图1所示)、 列进行 出、 流水平衡、 分块等方法。 常规的行进列出或是列进行出的方法会由于DDR内部行激活时 间的存在， 在跳读的时候会使得速率大大降低。 0005 在之前的研究中， 2013年， Zhou等人采用地址映射算法， 结合大矩阵分子块的思 路， 并使用DDR换页存数据的思路， 按同距离向和同方位向两种方法， 对矩阵进行存储， 在读 出的过程通过偏移地址的表述计算， 完成转置工作； 2017年， Wu等人提出了分块转置方法的 基本模型， 即将128*128的标准方阵， 分为16*8的小矩阵， 使用分组写入， 。

15、循环跳读读出的方 式， 在保证写入效率的情况下， 提高了读出效率， 使得DDR3的读写效率得到了一定的平衡， 在这个思路下， 提高了转置的整体效率。 发明内容 0006 在FPGA上运行SAR实时成像系统时， 使用常规转置方法在对大量数据进行转置的 过程中， 由于DDR所具有的行激活active信号所引起的读取效率低下的问题， 同时为了对矩 阵转置后的结果进行正确性验证， 引入64bit的校验位。 本发明提出一种基于DDR的高效率 说明书 1/5 页 4 CN 110781447 A 4 矩阵转置处理方法， 0007 为了解决上述技术问题， 本发明提出的一种基于DDR的高效率矩阵转置处理方法，。

16、 使用DDR3SDRAM的IP核， 为该IP核搭配一个写RAM和一个读RAM， 并包括： 0008 步骤一、 待转置的矩阵是单个数据64bit的128*128的矩阵， 将该待转置矩阵分为 128个8*16的小矩阵， 即每一行的数据构成了一个小矩阵； 0009 步骤二、 在写操作过程中每1个active信号写16个数据； 0010 步骤三、 在读操作过程中每1个active信号读8*16个数据； 在读出时， 通过控制器 调控地址， 在DDR中按同一行间且数据循环跳读的规则读出， 以尽可能地降低行active信号 的出现。 0011 进一步讲， 本发明矩阵转置处理方法的步骤二中， 数据进入写RAM。

17、， 当写RAM的写入 全部完成后， 开始DDR的数据写入， DDR的地址总线按照突发长度递增， 其中地址位变化是对 写RAM的读出地址位的变化； 在写RAM中， 每完成16个数据的读出， 就切换到下一行， 继续读 对应的16个数据； 按以上逻辑每完成8行数据的读取是一个小循环； 然后， 返回至这8行中的 第一行， 开始下一组16个数据的读取， 依次执行以上逻辑， 直到当前8行的数据全部完成读 取之后， 开始下一组8行数据的读出， 循环操作， 每完成8组数据的读取是一个大循环； 按以 上的大循环与小循环， 最终完成16个大组的数据读取， 每个大组中包含8个小组。 0012 本发明的矩阵转置处理方。

18、法步骤三中， DDR中每行单次跳读8个数据， 即在读RAM中 这8个数据的地址按顺序递增， DDR中每行共读出16次； 读出方式为： 在一行中每读出一个数 据就跳到下一个小块的对应位置， 即越过中间间隔的15个数据； 当读出本次循环的第8个数 据之后， DDR的地址指针指向本行第一个小块中， 尚未读出的首位数据的对应地址， 重复之 前的单行循环逻辑， 在此同时， 读RAM的地址指针指向下一行的对应位置； 之后， 重复以上过 程， 直到第16次循环完成后， DDR的地址位切换至下一行的首位， RAM中的地址指针指向下一 行的对应位置； 重复之前的所有步骤， 直至DDR中读出8行数据之后， 将RA。

19、M中的地址指针循 环回矩阵第一行的对应位置； 在这样的逻辑循环下， 不断地重复之前的循环过程， 直到DDR 中数据读出完毕。 0013 在数据全部写入读RAM后， 读状态结束， 可以用控制器进行数据校验， 通过利用对 角线在转置中不发生变化的特点， 与待校验的两个数据进行高64位的作差， 若对角线数据 的校验位与其中一个数据的校验位的差值等于另一个数据的校验位， 则这两个数据处于正 确位置； 并将校验结果输出至寄存器， 正确为1， 错误为0； 可以在之后的报告中很方便地检 查出来。 0014 与现有技术相比， 本发明的有益效果是： 0015 本发明解决了可编程门阵列(Field Program。

20、mable Gate Array， FPGA)作为主处 理芯片实现雷达信号处理时， 大阶数矩阵转置由于双倍速率同步动态随机存储器(Double Data Rate SDRAM,DDR SDRAM)的跳行访问而造成系统整体处理速率下降的问题。 通过矩阵 分块技术， 在小幅度降低写速率的基础上， 大幅提升读速率， 使矩阵转置时DDR的读写速率 得以均衡， 从而提高DDR读写的平均效率。 附图说明 0016 图1是常规矩阵转置的DDR3读写顺序； 说明书 2/5 页 5 CN 110781447 A 5 0017 图2是本发明实施例中分块式转置的工作流程； 0018 图3是本发明实施例分块式DDR3。

21、矩阵转置写顺序； 0019 图4是本发明分块式DDR3矩阵转置读顺序。 具体实施方式 0020 下面结合附图及具体实施例对本发明做进一步的说明， 但下述实施例绝非对本发 明有任何限制。 0021 本发明提出的一种基于DDR的高效率矩阵转置处理方法， 使用DDR3SDRAM的IP核， 为该IP核搭配一个写RAM和一个读RAM； 待转置的矩阵是单个数据64bit的128*128的矩阵， 将该待转置矩阵分为128个8*16的小矩阵， 即每一行的数据构成了一个小矩阵； 在写操作过 程中每1个active信号写16个数据； 在读操作过程中每1个active信号读8*16个数据； 在读 出时， 通过控制器。

22、调控地址， 在DDR中按同一行间且数据循环跳读的规则读出， 以尽可能地 降低行active信号的出现。 0022 本发明的矩阵转置处理方法的工作流程如图2所示， 下面结合图2进行具体描述。 0023 (1)通过拼接的方式对原始数据进行拼接， 将数据统计模块统计出的数据编号， 制 作成64bit的顺序数列。 将每个数据对应的顺序数与数据拼接在一起， 组合成128bit的待传 输数据。 添加64bit的顺序数列的意义在于， 在矩阵转置完成后， 由于数据量较多， 不便于验 证转置的正确性。 通过对这64bit的校验位进行逻辑验证， 较为快速、 便捷地实现整个模块 准确性的验证。 当模块第一次验证通过。

23、后， 可以取消校验这一步， 使得整个使用流程更加的 简洁， 高效。 0024 (2)完成校验位的拼接之后， 数据会进入写RAM， 当写RAM的写入全部完成后， 可以 开始DDR的数据写入。 从写RAM读出到DDR的过程中， DDR的地址总线只需要不断地按照突发 长度递增即可。 主要的地址位变化还是对写RAM的读出地址位的变化。 在写RAM中， 每完成16 个数据的读出， 就切换到下一行， 继续读对应的16个数据。 按以上逻辑每完成8行， 循环回这 8行中的第一行， 开始下一组16个数据的读取。 依次执行以上逻辑， 直到当前8行的数据全部 完成读取之后， 开始下一组8行数据的读出， 不断循环操作。

24、。 按以上的大循环与小循环， 最终 会有16个大组， 每个大组中包含8个小组， 这就对应了之前的对128*128矩阵分成16*8的分 块策略。 0025 (3)在等待数据完全写入之后， 写状态就结束了， 给出写完成的信号， DDR控制器会 将DDR切换至读状态。 在读状态中， 由于本发明一方面考虑极大减少行active信号的出现， 所以DDR的读出过程中， 要尽量避免频繁的行变换。 DDR中每行单次跳读8个数据， 即在读RAM 中这8个数据的地址按顺序递增， DDR中每行共读出16次； 读出方式为： 在一行中每读出一个 数据就跳到下一个小块的对应位置， 即越过中间间隔的15个数据； 当读出本次。

25、循环的第8个 数据之后， DDR的地址指针指向本行第一个小块中， 尚未读出的首位数据的对应地址， 重复 之前的单行循环逻辑， 在此同时， 读RAM的地址指针指向下一行的对应位置； 之后， 重复以上 过程， 直到第16次循环完成后， DDR的地址位切换至下一行的首位， RAM中的地址指针指向下 一行的对应位置； 重复之前的所有步骤， 直至DDR中读出8行数据之后， 将RAM中的地址指针 循环回矩阵第一行的对应位置； 在这样的逻辑循环下， 不断地重复之前的循环过程， 直到 DDR中数据读出完毕。 说明书 3/5 页 6 CN 110781447 A 6 0026 (4)在数据全部写入读RAM后， 。

26、读状态结束， 控制器进行数据校验。 通过利用对角线 在转置中不发生变化的特点， 与待校验的两个数据进行高64位的作差。 若对角线数据的校 验位与其中一个数据的校验位的差值等于另一个数据的校验位， 则说明这两个数据处于正 确位置。 并将校验结果输出至寄存器， 正确为1， 错误为0。 这样对于错误位也可以在之后的 报告中很方便的检查出来。 0027 研究材料： 0028 将使用的Xilinx公司的Kintex7系列的开发板， 搭载了DDR3SDRAM的IP核， 为该IP 核， 搭配一个写RAM和一个读RAM。 0029 (1)为了将待转置矩阵分为128个8*16的小矩阵， 每一行的数据构成一个小矩。

27、阵； 首先， 原始数据通过拼接模块， 将64bit的计数前缀拼接在64bit原始数据的高地址位。 内置 一个简单计数模块， 每完成一次拼接加1即可。 目的是对数据进行编码， 方便在转置完成之 后， 对转置的正确性进行矫正。 0030 (2)之后， 数据进入到写RAM中， 由控制器模块控制写RAM的读出地址， DDR中的地址 按突发长度为8为例。 在这一步中DDR中的地址依次加8bit； 配合图3， 写RAM的读出地址按照 如下规则变化： 0031 a.每递增16个地址位， 即每输出16个数据， 地址位先归0， 再加128*n。 这一步换算 至矩阵中， 相当于将地址指针指向了下一行的首位， 在这。

28、其中， n表示处于第几次大循环， 整 个写入过程共有16个大循环。 0032 b.当第8行中对应的16个数读出完成之后， 再次将地址位归0， 加16*n， 这一步换算 至矩阵中， 相当于将地址指针从第8行拉回至第1行， 从当前大组的第二行第一个数开始。 0033 之后， 重复步骤a， b， 以此类推， 直至将1个大组写完之后， n+1， 将地址位归0， 加 128*8*(n-1)1024*(n-1)， 从下一大组第一行开始， 重复步骤a,b， 此为步骤c。 之后， 重复 进行a,b,c三个步骤， 直到将整个矩阵由写RAM到DDR写入完成。 0034 (3)在数据写入完成之后， 紧接着就是从DD。

29、R读出的过程。 在这个读出的过程中， 结 合图4， DDR中的地址与读RAM中的写入地址按如下规则变化： 0035 a.DDR中每读出1个数， 对DDR的地址位加128， RAM的地址位依次加1； 0036 b.每执行步骤a 7次， 将DDR中的地址位归0， 加8*n， 在此处， n表示完成步骤a的次 数； 同时， 将RAM中的地址位归0， 加128*n， 切换至下一行。 之后， 将n归0， 重复步骤a,b。 0037 c.每执行步骤b 15次， 将DDR中的地址位归0， 加1024*m， 在此处， m表示DDR完成了m 行的数据读取， 即每完成步骤b 15次， m+1； 在RAM中， 将地址。

30、位归0， 加2048*m。 之后， 重复步 骤a,b,c。 0038 d.每执行步骤c 7次， 将DDR中的地址位归0， 加8196*p， 在此处， p表示DDR完成了p 个大组的数据读取， 即每完成步骤c 7次， p+1； 在RAM中， 将地址位归0， 加8*p。 之后， 重复步 骤a,b,c， 直到完成所有数据的读取。 0039 (4)在转置完成之后， 对数据排列的正确性进行校验。 核心思想遵循： 设ij， i表示 待转置矩阵的行， j表示待转置矩阵的列， 判断(i,i)-(j,i)是否与(i,j)的高64位相等， 并 将比较结果存入一个15bit的寄存器， 低14位代表地址， 第15位代。

31、表是否相等， 如果相等， 说 明转置正确， 并将其置1， 反之置0。 判断完成后， 再将拼接的高64位校验位去掉即可。 这一步 的目的主要是验证转置的函数在设计过程中是否存在缺陷， 以确保逻辑的正确性。 说明书 4/5 页 7 CN 110781447 A 7 0040 尽管上面结合附图对本发明进行了描述， 但是本发明并不局限于上述的具体实施 方式， 上述的具体实施方式仅仅是示意性的， 而不是限制性的， 本领域的普通技术人员在本 发明的启示下， 在不脱离本发明宗旨的情况下， 还可以做出很多变形， 这些均属于本发明的 保护之内。 说明书 5/5 页 8 CN 110781447 A 8 图1 说明书附图 1/4 页 9 CN 110781447 A 9 图2 说明书附图 2/4 页 10 CN 110781447 A 10 图3 说明书附图 3/4 页 11 CN 110781447 A 11 图4 说明书附图 4/4 页 12 CN 110781447 A 12 。