具有栅极绝缘层的半导体器件.pdf

《具有栅极绝缘层的半导体器件.pdf》由会员分享，可在线阅读，更多相关《具有栅极绝缘层的半导体器件.pdf（27页完成版）》请在专利查询网上搜索。

1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910489932.X (22)申请日 2019.06.06 (30)优先权数据 10-2018-0112421 2018.09.19 KR (71)申请人 三星电子株式会社 地址 韩国京畿道 (72)发明人 南奇亨 (74)专利代理机构 北京市柳沈律师事务所 11105 代理人 王新华 (51)Int.Cl. H01L 29/423(2006.01) H01L 29/78(2006.01) (54)发明名称 具有栅极绝缘层的半导体器件 (57)摘要 本公开提供了具有栅极绝。

2、缘层的半导体器 件。 一种半导体器件包括： 栅极沟槽； 上栅极绝缘 层， 在栅极沟槽的上部区域的内表面上； 下栅极 绝缘层， 在栅极沟槽的下部区域的内表面和下表 面上并且连接到上栅极绝缘层； 第一栅极阻挡 层， 在下栅极绝缘层的内侧上； 栅电极， 在第一栅 极阻挡层的内侧上并配置为填充栅极沟槽的下 部区域； 以及栅极掩埋部分， 在栅电极上。 下栅极 绝缘层的上端的内周边的直径大于上栅极绝缘 层的下端的内周边的直径。 权利要求书3页 说明书10页 附图13页 CN 110931552 A 2020.03.27 CN 110931552 A 1.一种半导体器件， 包括： 基板， 包括上表面； 栅极。

3、沟槽， 在所述基板的所述上表面处， 所述栅极沟槽包括上部区域和下部区域， 所述栅极沟槽的所述上部区域包括第一内表面， 所述栅极沟槽的所述下部区域包括第二内表面和下表面； 上栅极绝缘层， 在所述第一内表面上； 下栅极绝缘层， 在所述第二内表面和所述下表面上， 所述下栅极绝缘层连接到所述上 栅极绝缘层； 第一栅极阻挡层， 在所述下栅极绝缘层的第一内侧上； 栅电极， 在所述第一栅极阻挡层的第二内侧上， 所述栅电极填充所述栅极沟槽的所述 下部区域； 以及 栅极掩埋部分， 在所述栅电极上， 其中所述下栅极绝缘层的上端的内周边的直径大于所述上栅极绝缘层的下端的内周 边的直径。 2.如权利要求1所述的半导体。

4、器件， 其中所述下栅极绝缘层的所述上端的外周边的直 径大于所述上栅极绝缘层的所述下端的外周边的直径。 3.如权利要求1所述的半导体器件， 其中台阶在所述上栅极绝缘层的第一内侧和所述 下栅极绝缘层的第二内侧之间。 4.如权利要求1所述的半导体器件， 其中所述栅极掩埋部分包括掺杂的多晶硅。 5.如权利要求1所述的半导体器件， 其中所述下栅极绝缘层的高度与所述上栅极绝缘 层的高度的比率在从1： 0.95至1： 0.98的范围内。 6.如权利要求1所述的半导体器件， 还包括： 第二栅极阻挡层， 在所述栅极掩埋部分和所述栅电极之间， 所述第二栅极阻挡层覆盖 所述栅极掩埋部分的下表面的至少一部分。 7.如。

5、权利要求6所述的半导体器件， 其中 所述栅电极包括钨， 并且 所述第二栅极阻挡层包括钨氮化物。 8.如权利要求6所述的半导体器件， 其中 所述第二栅极阻挡层的下表面在与所述上栅极绝缘层的所述下端相同的水平面处， 并 且 所述第二栅极阻挡层与所述上栅极绝缘层的内壁接触。 9.如权利要求6所述的半导体器件， 还包括： 功函数调整层， 配置为至少覆盖所述栅极掩埋部分的侧表面， 其中所述功函数调整层的上端在与所述栅极掩埋部分的上表面相同的水平面处， 并且 所述功函数调整层的下端与所述第二栅极阻挡层接触。 10.如权利要求6所述的半导体器件， 其中 所述第二栅极阻挡层的上表面在与所述下栅极绝缘层的所述上。

6、端相同的水平面处， 并 且 所述第二栅极阻挡层与所述第一栅极阻挡层的内壁接触。 权利要求书 1/3 页 2 CN 110931552 A 2 11.如权利要求6所述的半导体器件， 其中 所述第一栅极阻挡层包括突起， 所述突起配置为朝向所述栅极沟槽的内侧突出， 所述 突起形成在所述第一栅极阻挡层的上端处； 并且 所述第二栅极阻挡层的上表面和所述突起的上表面在所述栅极沟槽的所述上部区域 中位于相同的水平面处。 12.如权利要求6所述的半导体器件， 其中 所述第一栅极阻挡层包括突起， 所述突起配置为朝向所述栅极沟槽的内侧突出， 所述 突起形成在所述第一栅极阻挡层的上端处， 所述突起的上表面位于与所述。

7、下栅极绝缘层的所述上端相同的水平面处， 并且 所述第二栅极阻挡层的上表面位于与所述突起的所述上表面相同的水平面处。 13.一种半导体器件， 包括： 基板， 包括上表面； 栅极沟槽， 在所述基板的所述上表面处， 所述栅极沟槽包括上部区域和下部区域， 所述 上部区域包括第一内表面， 所述下部区域包括第二内表面； 上栅极绝缘层， 在所述栅极沟槽的所述上部区域的所述第一内表面上； 下栅极绝缘层， 在a)所述栅极沟槽的所述下部区域的所述第二内表面上和在b)所述栅 极沟槽的所述下部区域的下表面上， 所述下栅极绝缘层连接到所述上栅极绝缘层； 第一栅极阻挡层， 在所述下栅极绝缘层的内侧上； 栅电极， 在所述第。

8、一栅极阻挡层的内侧上， 所述栅电极填充所述栅极沟槽的所述下部 区域； 以及 栅极掩埋部分， 在所述栅电极上， 其中所述第一栅极阻挡层的上端的外周边的直径大于所述栅极掩埋部分的下表面的 直径。 14.如权利要求13所述的半导体器件， 其中所述栅极掩埋部分包括掺杂的多晶硅。 15.如权利要求13所述的半导体器件， 还包括： 第二栅极阻挡层， 在所述栅极掩埋部分和所述栅电极之间， 所述第二栅极阻挡层配置 为覆盖所述栅极掩埋部分的所述下表面的至少一部分。 16.如权利要求15所述的半导体器件， 其中 所述第二栅极阻挡层的下表面在与所述上栅极绝缘层的下端相同的水平面处， 并且 所述第二栅极阻挡层与所述上。

9、栅极绝缘层的内壁接触。 17.如权利要求15所述的半导体器件， 其中 所述第一栅极阻挡层包括突起， 所述突起配置为朝向所述栅极沟槽的内侧突出， 所述 突起形成在所述第一栅极阻挡层的上端处， 所述突起的上表面在与所述下栅极绝缘层的上端相同的水平面处， 并且 所述第二栅极阻挡层的上表面在与所述突起的所述上表面相同的水平面处。 18.一种半导体器件， 包括： 基板， 包括有源区； 栅极沟槽， 配置为在所述基板的上表面处在一个方向上延伸； 上栅极绝缘层， 在所述栅极沟槽的上部区域的内表面上； 权利要求书 2/3 页 3 CN 110931552 A 3 下栅极绝缘层， 在a)所述栅极沟槽的下部区域的内。

10、表面上和在b)所述栅极沟槽的下部 区域的下表面上， 所述下栅极绝缘层连接到所述上栅极绝缘层； 第一栅极阻挡层， 在所述下栅极绝缘层的内侧上； 栅电极， 在所述第一栅极阻挡层的内侧上， 所述栅电极配置为填充所述栅极沟槽的所 述下部区域； 第二栅极阻挡层； 以及 栅极掩埋部分， 所述第二栅极阻挡层和所述栅极掩埋部分依次堆叠在所述栅电极上， 其中所述上栅极绝缘层和所述下栅极绝缘层在所述有源区中， 所述第一栅极阻挡层的上端位于与所述栅电极的上表面相同的水平面处， 所述第二栅极阻挡层的下表面位于与所述上栅极绝缘层的下端相同的水平面处， 并且 所述下栅极绝缘层的上端的内周边的直径大于所述上栅极绝缘层的所述。

11、下端的内周 边的直径。 19.如权利要求18所述的半导体器件， 其中所述栅极掩埋部分包括掺杂的多晶硅。 20.如权利要求18所述的半导体器件， 还包括： 功函数调整层， 至少覆盖所述栅极掩埋部分的侧表面。 权利要求书 3/3 页 4 CN 110931552 A 4 具有栅极绝缘层的半导体器件 技术领域 0001 与示例实施方式一致的器件涉及一种具有栅极绝缘层的半导体器件。 背景技术 0002 由于对紧凑和重量轻的半导体器件的需求， 半导体器件的电路图案正在减小尺 寸， 例如小型化。 因此， 已经提出掩埋单元阵列晶体管(BCAT)结构， 其中栅电极形成在半导 体基板中以便增大晶体管的沟道长度。。

12、 然而， 当图案随着设计规则的减小而在尺寸上进一 步减小时， 栅电极的尺寸减小， 因此栅极电阻会增大。 发明内容 0003 发明构思的示例实施方式针对于提供一种半导体器件， 该半导体器件在栅极沟槽 的内壁上具有上栅极绝缘层和下栅极绝缘层， 其中下栅极绝缘层的上端的内径大于上栅极 绝缘层的下端的内径。 0004 根据一些示例实施方式， 提供一种半导体器件， 该半导体器件包括： 基板， 包括上 表面； 栅极沟槽， 在基板的上表面处， 栅极沟槽包括上部区域和下部区域， 栅极沟槽的上部 区域包括第一内表面， 栅极沟槽的下部区域包括第二内表面和下表面； 上栅极绝缘层， 在第 一内表面上； 下栅极绝缘层，。

13、 在第二内表面和下表面上， 下栅极绝缘层连接到上栅极绝缘 层； 第一栅极阻挡层， 在下栅极绝缘层的第一内侧上； 栅电极， 在第一栅极阻挡层的第二内 侧上， 该栅电极填充栅极沟槽的下部区域； 栅极掩埋部分， 在栅电极上； 以及栅极覆盖层， 在 栅极掩埋部分上。 下栅极绝缘层的上端的内周边的直径大于上栅极绝缘层的下端的内周边 的直径。 0005 根据一些示例实施方式， 提供一种半导体器件， 该半导体器件包括： 基板， 包括上 表面； 栅极沟槽， 在基板的上表面处， 该栅极沟槽包括上部区域和下部区域， 上部区域包括 第一内表面， 下部区域包括第二内表面； 上栅极绝缘层， 在栅极沟槽的上部区域的第一内。

14、表 面上； 下栅极绝缘层， 在a)栅极沟槽的下部区域的第二内表面上和在b)栅极沟槽的下部区 域的下表面上， 下栅极绝缘层连接到上栅极绝缘层； 第一栅极阻挡层， 在下栅极绝缘层的内 侧上； 栅电极， 在第一栅极阻挡层的内侧上， 该栅电极填充栅极沟槽的下部区域； 栅极掩埋 部分， 在栅电极上； 以及栅极覆盖层， 在栅极掩埋部分上。 第一栅极阻挡层的上端的外周边 的直径大于栅极掩埋部分的下表面的直径。 0006 根据一些示例实施方式， 提供一种半导体器件， 该半导体器件包括： 基板， 包括有 源区； 栅极沟槽， 配置为在基板的上表面处在一个方向上延伸； 上栅极绝缘层， 在栅极沟槽 的上部区域的内表面。

15、上； 下栅极绝缘层， 在a)栅极沟槽的下部区域的内表面上和在b)栅极 沟槽的下部区域的下表面上， 下栅极绝缘层连接到上栅极绝缘层； 第一栅极阻挡层， 在下栅 极绝缘层的内侧上； 栅电极， 在第一栅极阻挡层的内侧上， 该栅电极配置为填充栅极沟槽的 下部区域； 第二栅极阻挡层； 栅极掩埋部分， 第二栅极阻挡层和栅极掩埋部分依次堆叠在栅 电极上； 以及在栅极掩埋部分上的栅极覆盖层。 上栅极绝缘层和下栅极绝缘层在有源区中， 说明书 1/10 页 5 CN 110931552 A 5 第一栅极阻挡层的上端位于与栅电极的上表面相同的水平面处， 第二栅极阻挡层的下表面 位于与上栅极绝缘层的下端相同的水平面处。

16、， 并且下栅极绝缘层的上端的内周边的直径大 于上栅极绝缘层的下端的内周边的直径。 附图说明 0007 图1是根据发明构思的一些示例实施方式的半导体器件的平面图； 0008 图2是沿着图1的线A-A截取的垂直剖视图； 0009 图3是示出根据发明构思的一些示例实施方式的栅极沟槽的一部分的放大图； 0010 图4至图12是根据发明构思的一些示例实施方式的栅极沟槽的放大图； 以及 0011 图13至图24是根据发明构思的一些示例实施方式的制造半导体器件中使用的栅 极沟槽的方法的放大图。 具体实施方式 0012 图1是根据发明构思的示例实施方式的半导体器件的平面图。 图2是沿着图1的线 A-A截取的垂。

17、直剖视图。 0013 参照图1和图2， 基板102的有源区104可以由器件隔离层106限定。 基板102可以包 括半导体材料。 例如， 基板102可以是硅基板、 锗基板、 硅锗基板和/或绝缘体上硅(SOI)基 板， 或者可以包括硅基板、 锗基板、 硅锗基板和/或绝缘体上硅(SOI)基板。 基板102可以包括 杂质； 例如， 基板102可以用硼轻掺杂， 并可以具有P型导电性； 然而， 发明构思不限于此。 0014 有源区104可以具有在方向D1上伸长的条形， 并且有源区104可以以规则的间隔设 置以彼此隔离。 例如， 有源区104可以在方向D1上彼此平行地设置。 方向D1可以对应于一方 向， 该。

18、方向相对于基板102的表面的X轴和Y轴成一角度。 例如， 方向D1可以对应于与X轴成约 70度的角度； 然而， 发明构思不限于此。 杂质区110a和110b可以设置在有源区104中。 杂质区 110a和110b可以具有N型导电类型， 并可以掺杂/注入有磷(P)和/或砷(As)； 然而， 发明构思 不限于此。 器件隔离层106可以具有浅沟槽隔离(STI)结构并可以包括绝缘材料。 例如， 器件 隔离层106可以包括硅氧化物(SiO2)。 可以使用光刻工艺来图案化和蚀刻基板102以通过蚀 刻出用于形成器件隔离层106的空间来形成有源区104， 并且器件隔离层106可以使用诸如 旋涂电介质沉积(SOD。

19、沉积)和/或高密度等离子体沉积(HDP沉积)的工艺用硅氧化物层填充 用于形成器件隔离层106的空间而形成； 然而， 发明构思不限于此。 0015 栅极沟槽108可以形成在基板102的上表面处并形成为具有从基板102的上表面起 的预定(或者替换地， 可变的)深度(见图3)。 栅极沟槽108可以形成为与有源区104交叉， 并 可以在X轴方向上延伸。 例如， 两个栅极沟槽108可以设置为与一个有源区104交叉。 当在平 面图中观看时， 交叉的角度可以为约70度； 然而， 发明构思不限于此。 栅极沟槽108可以设置 为在Y轴方向上彼此间隔开一距离， 例如由对应于半导体器件100的制造工艺的设计规则的 。

20、节距确定的距离。 栅极沟槽108的一部分可以与器件隔离层106交叉， 并且形成在器件隔离 层106中的栅极沟槽108可以形成得比形成于有源区104中的栅极沟槽108更深。 0016 杂质区110a和110b可以设置在有源区104的不与栅极沟槽108交叉的上部上。 杂质 区110a和110b可以通过对基板102的上表面掺入诸如As和/或P的杂质而形成。 杂质区110a 和110b的下端可以位于比栅极沟槽108的下端更高的水平面处。 杂质区110a可以对应于源 说明书 2/10 页 6 CN 110931552 A 6 极区， 杂质区110b可以对应于漏极区。 阱区(未示出)可以通过用诸如硼(B)。

21、的掺杂杂质注入 基板102来形成。 阱区可以具有与杂质区110a和110b相反的导电类型。 结可以形成在阱区与 杂质区110a和110b之间。 杂质区110a和110b的下端可以对应于杂质区110a和110b与阱区之 间的结。 0017 上栅极绝缘层112、 下栅极绝缘层114、 栅极结构和栅极覆盖层130可以设置在与有 源区104交叉的栅极沟槽108内部(见图3)。 栅极结构可以包括第一栅极阻挡层122、 栅电极 124、 第二栅极阻挡层126和栅极掩埋部分128。 栅极沟槽108的与器件隔离层106交叉的部分 可以不包括上栅极绝缘层112和下栅极绝缘层114。 栅电极124可以在X轴方向上。

22、沿着栅极沟 槽108延伸。 栅电极124可以被称为字线， 并可以对应于半导体器件100的行。 上栅极绝缘层 112和下栅极绝缘层114可以对应于半导体器件100的栅极电介质。 0018 第一绝缘图案132可以设置在基板102的上表面上。 第一绝缘图案132可以覆盖栅 极覆盖层130的上表面。 第一绝缘图案132可以包括硅氧化物(SiO2)、 硅氮化物(Si3N4)、 硅氮 氧化物或其组合， 并可以形成为单层或多层。 第一绝缘图案132可以用化学气相沉积(CVD) 工艺诸如等离子体增强化学气相沉积(PECVD)工艺形成； 然而， 发明构思不限于此。 0019 位线接触插塞DC可以设置在杂质区11。

23、0a上以穿过第一绝缘图案132。 基板102的上 表面可以是凹陷的， 使得位线接触插塞DC的下表面位于比基板102的上表面低的水平面处。 位线接触插塞DC可以具有比杂质区110a的水平宽度大的水平宽度， 并可以电连接到杂质区 110a。 位线接触插塞DC可以包括导电材料， 并可以包括例如多晶硅(例如掺杂的多晶硅)、 金 属和/或金属硅化物。 0020 位线结构BLS可以包括堆叠(例如顺序堆叠)在位线接触插塞DC上的位线BL和第二 绝缘图案144。 位线结构BLS可以在Y轴方向上延伸， Y轴方向是与栅电极124交叉的方向。 位 线BL可以包括第一导电图案140和设置在第一导电图案140上的第二导。

24、电图案142。 第一导 电图案140可以包括掺杂的多晶硅， 第二导电图案142可以包括钨(W)、 铝(Al)、 铜(Cu)、 镍 (Ni)和钴(Co)中的至少一种。 第二绝缘图案144可以设置在第二导电图案142上并可以包括 硅氮化物和/或硅氮氧化物。 0021 位线间隔物146可以形成在位线接触插塞DC的侧表面和位线结构BLS的侧表面上， 并可以是彼此面对的一对结构而使位线接触插塞DC和位线结构BLS插设在该对结构之间。 位线间隔物146可以具有单层或多层的结构， 并可以包括硅氧化物、 硅氮化物和/或硅氮氧 化物。 位线间隔物146还可以在其中包括气隙； 然而， 发明构思不限于此。 0022。

25、 存储节点接触BC可以设置在位线BL之间并可以在有源区104的两端上。 存储节点 接触BC可以形成为穿过第一绝缘图案132并可以电连接到杂质区110b。 存储节点接触BC的 上表面可以位于比第一绝缘图案132的上表面高的水平面处。 存储节点接触BC可以包括多 晶硅， 例如掺杂的多晶硅。 0023 第三绝缘图案148可以在第一绝缘图案132上设置在存储节点接触BC之间。 第三绝 缘图案148可以使存储节点接触BC彼此电绝缘。 第三绝缘图案148的上表面可以位于比存储 节点接触BC的上表面高的水平面处。 第三绝缘图案148可以包括例如SiBCN、 SiCN、 SiOCN和 SiN中的任何一种； 然。

26、而， 发明构思不限于此。 第三绝缘图案148可以利用CVD工艺诸如PECVD 工艺形成； 然而， 发明构思不限于此。 0024 阻挡图案150可以设置在存储节点接触BC和第三绝缘图案148上， 并且着陆焊盘LP 说明书 3/10 页 7 CN 110931552 A 7 可以设置在阻挡图案150上。 尽管没有示出， 但是金属硅化物可以设置在阻挡图案150和存 储节点接触BC之间。 阻挡图案150可以在形成着陆焊盘LP的工艺中保护存储节点接触BC。 阻 挡图案150可以包括TiN、 Ti/TiN、 TiSiN、 TaN和/或WN。 着陆焊盘LP可以包括钨。 阻挡图案150 可以利用物理气相沉积(。

27、PVD)工艺和/或CVD工艺形成。 着陆焊盘LP可以用PVD工艺和/或CVD 工艺形成。 0025 第四绝缘图案152可以设置在着陆焊盘LP之间。 第四绝缘图案152的下端可以连接 到第三绝缘图案148以穿过阻挡图案150。 第四绝缘图案152的上表面可以位于与着陆焊盘 LP的上表面相同的水平面处。 第四绝缘图案152可以在X轴方向上和在Y轴方向上分隔着陆 焊盘LP并可以使着陆焊盘LP彼此电绝缘。 第四绝缘图案152可以通过使着陆焊盘LP的上表 面凹陷并用绝缘材料填充凹陷部分而形成。 第四绝缘图案152可以包括硅氧化物、 硅氮化物 和/或硅氮氧化物； 然而， 发明构思不限于此。 第四绝缘图案1。

28、52可以用CVD工艺形成。 0026 电容器160可以设置在着陆焊盘LP上。 电容器160可以在X轴方向上和/或在Y轴方 向上与存储节点接触BC未对准。 电容器160可以包括下电极162、 电介质膜164和上电极166。 蚀刻停止膜168可以设置在电容器160之间。 下电极162可以具有圆筒形状， 但是发明构思不 限于此， 下电极162可以具有柱形状。 下电极162可以电连接到着陆焊盘LP并可以包括金属 诸如Ti或W、 金属氮化物诸如TiN或WN等； 然而， 发明构思不限于此。 电介质膜164可以共形地 设置在下电极162的表面和蚀刻停止膜168的表面上， 并可以覆盖例如下电极162的上表面 。

29、和侧表面以及蚀刻停止膜168的上表面。 电介质膜164可以包括具有高介电常数的金属氧化 物， 诸如铪氧化物(HfOx)、 锆氧化物(ZrOx)和/或类似物。 电介质膜164可以利用CVD工艺和/ 或原子层沉积(ALD)工艺形成； 然而， 发明构思不限于此。 上电极166可以设置在电介质膜 164上并可以包括金属诸如Ti、 W、 Ta或Ru、 金属氮化物诸如WN或TaN、 和/或类似物。 蚀刻停止 膜168可以设置在第四绝缘图案152上并可以使电容器160彼此电绝缘。 蚀刻停止膜168可以 包括硅氮化物和/或硅氮氧化物。 0027 图3是示出根据发明构思的示例实施方式的栅极沟槽的一部分的放大图。。

30、 图3-图 12对应于图2的区域R。 0028 参照图3， 半导体器件100可以包括设置在栅极沟槽108中的上栅极绝缘层112、 下 栅极绝缘层114、 第一栅极阻挡层122、 栅电极124、 第二栅极阻挡层126、 栅极掩埋部分128和 栅极覆盖层130。 0029 上栅极绝缘层112和下栅极绝缘层114可以形成在栅极沟槽108的内壁上并可以包 括硅氧化物。 上栅极绝缘层112可以通过执行CVD工艺和硅氧化工艺(诸如原位蒸汽发生 (ISSG)来形成， 将在下面参照图16更详细地描述。 下栅极绝缘层114可以通过硅氧化工艺 诸如ISSG氧化形成， 将在下面参照图16更详细地描述。 0030 下。

31、栅极绝缘层114的上端的内径可以大于上栅极绝缘层112的下端的内径。 下栅极 绝缘层114的上端可以接触上栅极绝缘层112的下端。 在一些示例实施方式中， 下栅极绝缘 层114的上端的外径可以大于上栅极绝缘层112的下端的外径。 台阶可以在栅极沟槽108的 内侧形成在上栅极绝缘层112和下栅极绝缘层114之间。 在一些示例实施方式中， 台阶可以 在栅极沟槽108的外侧形成在上栅极绝缘层112和下栅极绝缘层114之间。 上栅极绝缘层112 和下栅极绝缘层114可以一体地形成， 例如同时形成。 0031 由于半导体器件的尺寸的减小， 栅极沟槽的宽度和栅极沟槽之间的间隙变得更窄 说明书 4/10 页。

32、 8 CN 110931552 A 8 并且用栅电极填充的空间变得更小， 从而导致增大栅极电阻的问题。 然而， 在根据发明构思 的半导体器件100中， 栅极沟槽108的下部区域108b可以形成得相对宽以确保用栅电极124 填充的空间， 因此可以防止或减少栅极电阻增大的发生可能性。 0032 在下文， 栅极沟槽108的上部区域108a可以指上栅极绝缘层112所在的部分。 栅极 沟槽108的下部区域108b可以是栅极沟槽108的除了上部区域108a之外的部分并可以指下 栅极绝缘层114所在的部分。 0033 第一栅极阻挡层122可以设置在下栅极绝缘层114上。 第一栅极阻挡层122可以设 置在栅电。

33、极124和下栅极绝缘层114之间并可以位于栅极沟槽108的下部区域108b中。 第一 栅极阻挡层122可以改善栅电极124的粘附性并防止或减少金属材料的扩散。 此外， 当钨(W) 用于栅电极124时， 第一栅极阻挡层122可以防止或减少作为钨的前体的六氟化钨(WF6)气 体与硅氧化物之间的反应。 例如， 第一栅极阻挡层122可以包括钛氮化物(TiN)和/或钽氮化 物(TaN)。 0034 栅电极124可以设置在第一栅极阻挡层122上。 栅电极124可以填充栅极沟槽108的 下部区域108b。 栅电极124的上表面可以位于与第一栅极阻挡层122的上表面相同的水平面 处并可以位于上栅极绝缘层112。

34、下面。 栅电极124可以包括金属诸如钨和/或铜。 栅电极124 可以用CVD工艺、 PVD工艺或适合于用金属诸如钨和/或铜填充沟槽的任何工艺来形成。 0035 第二栅极阻挡层126可以设置在栅电极124和栅极掩埋部分128之间。 此外， 第二栅 极阻挡层126可以与上栅极绝缘层112的内壁接触并可以设置在栅极沟槽108的上部区域 108a中。 第二栅极阻挡层126的一部分可以与第一栅极阻挡层122接触。 第二栅极阻挡层126 可以形成为具有小的厚度。 第二栅极阻挡层126可以防止或减少钨和多晶硅由于从多晶硅 到钨的相互扩散而反应以形成WSix。 第二栅极阻挡层126可以包括钛氮化物(TiN)、。

35、 钽氮化 物(TaN)和/或钨氮化物(WN)。 在某些实施方式中， 第二栅极阻挡层126可以被省略。 0036 栅极掩埋部分128可以设置在第二栅极阻挡层126和栅极覆盖层130之间。 栅极掩 埋部分128可以具有低的功函数并可以包括例如具有低的功函数的n+掺杂的多晶硅。 0037 通常， 随着栅极沟槽108的宽度减小， 有源区104之间的距离减小， 因此可能产生栅 极诱导漏极泄漏(GIDL)电流。 GIDL电流会影响半导体器件100的刷新性能。 然而， 在根据发 明构思的半导体器件100中， 位于栅电极124之上的靠近有源区104的栅极掩埋部分128可以 包括具有低的功函数的n+掺杂的多晶硅。

36、， 因此可以减少或防止GIDL。 结果， 可以提高存储器 的刷新速度， 并因此可以实现以高速度操作的半导体器件。 0038 栅极覆盖层130可以设置在栅极掩埋部分128上。 栅极覆盖层130可以填充栅极沟 槽108的上部区域108a。 栅极覆盖层130的上表面可以位于与基板102的上表面相同的水平 面处。 栅极覆盖层130可以包括硅氮化物、 硅氮氧化物或其组合。 0039 图4至图12是根据发明构思的一些示例实施方式的栅极沟槽的放大图。 0040 参照图4， 半导体器件200可以包括第二栅极阻挡层226。 第二栅极阻挡层226可以 包括底部226a和侧部226b。 底部226a可以设置在栅电极。

37、124上， 侧部226b可以设置在上栅极 绝缘层112和栅极掩埋部分128之间并可以与底部226a接触。 侧部226b的上表面可以位于与 栅极掩埋部分128的上表面相同的水平面处。 底部226a和侧部226b可以一体地形成， 即同时 形成。 在用于形成栅极掩埋部分128的工艺中， 阻挡材料可以形成在栅极沟槽108的内壁上 以及在栅电极124上， 栅极掩埋部分128可以沉积在阻挡材料上， 然后第二栅极阻挡层226可 说明书 5/10 页 9 CN 110931552 A 9 以通过回蚀刻工艺形成。 0041 参照图5， 半导体器件300可以包括功函数调整层326。 功函数调整层326可以包括 底。

38、部326a和侧部326b。 底部326a可以设置在第二栅极阻挡层126上， 侧部326b可以设置在上 栅极绝缘层112和栅极掩埋部分128之间并可以与底部326a接触。 侧部326b的上表面可以位 于与栅极掩埋部分128的上表面相同的水平面处。 底部326a和侧部326b可以一体地形成。 0042 参照图6， 半导体器件400可以包括功函数调整层426。 功函数调整层426可以设置 在上栅极绝缘层112和栅极掩埋部分128之间。 功函数调整层426的上端可以位于与栅极掩 埋部分128的上表面相同的水平面处， 并且功函数调整层426的下端可以与第二栅极阻挡层 126接触。 0043 如图5和图6。

39、所示， 功函数调整层326和426可以至少设置在栅极掩埋部分128的侧 表面上， 例如设置在栅极掩埋部分128的侧表面和下表面上或者仅设置在栅极掩埋部分128 的侧表面上。 功函数调整层326和426可以包括金属、 金属氮化物和/或金属碳化物诸如Ti、 TiN、 TiAlN、 TiAlC、 TiAlCN、 TiSiCN、 Ta、 TaN、 TaAlN、 TaAlCN、 TaSiCN和/或类似物。 由于功函 数调整层326和426具有相对低的功函数， 所以功函数调整层326和426可以设置在栅极掩埋 部分128的侧表面和下表面上或者仅设置在栅极掩埋部分128的侧表面上， 因此可以防止 GIDL。。

40、 0044 参照图7， 半导体器件500可以包括第二栅极阻挡层526。 第二栅极阻挡层526可以 设置在栅极沟槽108的下部区域108b中。 例如， 第二栅极阻挡层526可以位于栅电极124和栅 极掩埋部分128之间并可以与第一栅极阻挡层122的内壁接触。 第二栅极阻挡层526可以通 过对栅电极124执行离子注入工艺来形成。 在一些示例实施方式中， 栅电极124可以包括钨， 第二栅极阻挡层526可以包括钨氮化物。 如图20中更详细地示出的， 可以对凹陷的栅电极 124执行氮化物离子注入工艺， 例如包括将氮化物浅注入到凹陷的栅电极124中的氮化物离 子注入工艺。 第二栅极阻挡层526可以使用离子。

41、注入工艺从以上的栅电极124形成。 0045 参照图8， 半导体器件600可以包括第一栅极阻挡层122和第二栅极阻挡层626。 第 一栅极阻挡层122可以包括位于其上部的突起622， 并且突起622可以位于栅极沟槽108的上 部区域108a中。 第二栅极阻挡层626可以设置在栅极沟槽108的上部区域108a中。 例如， 第二 栅极阻挡层626可以位于栅电极124和栅极掩埋部分128之间并可以与第一栅极阻挡层122 的侧表面接触。 0046 在下面将更详细描述的凹陷工艺(见图19)中， 第一栅极阻挡层122的部分和栅电 极124的部分可以位于栅极沟槽108的上部区域108a中。 之后， 第二栅极。

42、阻挡层626可以通过 对栅电极124的位于栅极沟槽108中的部分执行离子注入工艺而形成。 栅电极124可以凹陷 使得栅电极124的该部分保留在栅极沟槽108的上部区域108a中， 因此被转变为第二栅极阻 挡层626的栅电极124的量可以通过离子注入工艺补偿。 利用以上方法， 填充栅极沟槽108的 内部的栅电极124的量增加， 因此可以防止栅极电阻的增大和/或可以减小栅极电阻。 0047 参照图9， 半导体器件700可以包括第一栅极阻挡层122。 第一栅极阻挡层122可以 包括在其上端处的突起722。 突起722可以位于栅极沟槽108的下部区域108b中。 第二栅极阻 挡层126可以设置在栅极沟。

43、槽108的下部区域108b中。 例如， 第二栅极阻挡层126可以位于栅 电极124和栅极掩埋部分128之间并可以与突起722的侧表面接触。 0048 在下面将描述的沉积工艺(见图18)中， 第一栅极阻挡层122可以共形地沉积在上 说明书 6/10 页 10 CN 110931552 A 10 栅极绝缘层112的内侧和下栅极绝缘层114的内侧。 第一栅极阻挡层122的上部的一部分可 以通过凹陷工艺去除， 并且可以形成具有突起722的第一栅极阻挡层122。 0049 参照图10， 半导体器件800可以包括上栅极绝缘层812和813、 下栅极绝缘层814和 815、 以及栅极掩埋部分828。 上栅极。

44、绝缘层812和上栅极绝缘层813可以在其剖视图中具有 不同的高度。 例如， 上栅极绝缘层812的下端可以位于比上栅极绝缘层813的下端高的水平 面处。 下栅极绝缘层814和下栅极绝缘层815可以在其剖视图中具有不同的高度。 例如， 下栅 极绝缘层814的上端可以位于比下栅极绝缘层815的上端高的水平面处。 第一栅极阻挡层 122的上表面和第二栅极阻挡层126的上表面可以位于与下栅极绝缘层815的上表面相同的 水平面处。 栅极掩埋部分828可以填充栅极沟槽108的在第一栅极阻挡层122、 第二栅极阻挡 层126与栅极覆盖层130之间的部分。 栅极掩埋部分828可以包括向外突出的突起829。 在下。

45、 面将更详细描述的蚀刻工艺(见图15)中， 可以不对称地蚀刻位于栅极沟槽108的内壁处的 绝缘层。 之后， 可以执行氧化工艺以形成如图10所示的具有不同高度的上栅极绝缘层812和 813以及下栅极绝缘层814和815。 0050 参照图11， 半导体器件900可以包括栅电极924和第二栅极阻挡层126。 栅电极924 的上表面可以位于比第一栅极阻挡层122的上端高的水平面处。 第二栅极阻挡层126可以包 括突起926。 突起926可以沿着第二栅极阻挡层126的外周边形成。 突起926可以与上栅极绝 缘层112的内表面和栅电极924的外表面接触。 此外， 突起926可以与第一栅极阻挡层122的 。

46、上端接触。 0051 图12示出根据示例实施方式的上栅极绝缘层112a， 其对应于图3的半导体器件100 的上栅极绝缘层112。 上栅极绝缘层112a的厚度T1可以小于下栅极绝缘层114的厚度T2。 在 栅极沟槽108内形成第一栅极阻挡层122、 栅电极124、 第二栅极阻挡层126以及栅极掩埋部 分128的工艺中， 凹陷工艺可以被执行多次。 上栅极绝缘层112的与其侧表面相邻的部分可 以通过凹陷工艺而蚀刻， 因此所形成的上栅极绝缘层112a可以形成为具有比下栅极绝缘层 114的厚度小的厚度。 0052 图13至图16和图18至图21是用于描述根据发明构思的一些示例实施方式的制造 半导体器件1。

47、00的方法的根据工艺顺序示出的剖视图。 0053 参照图13， 掩模图案107可以形成在基板102的上表面上。 掩模图案107可以暴露将 被蚀刻的杂质区110a和110b。 栅极沟槽108可以通过沿着掩模图案107蚀刻有源区104、 杂质 区110a和110b以及器件隔离层106(见图2)而形成。 栅极沟槽108可以具有在X轴方向上延伸 的形状。 掩模图案107可以包括硅氧化物、 硅氮化物或其组合， 并可以形成为单层或多层。 掩 模图案107可以使用小于或等于248nm的光波长由深紫外(DUV)光刻工艺形成。 掩模图案107 可以用浸没式光刻工艺形成。 掩模图案107可以用双图案化技术(DPT。

48、)或四重图案化技术 (QPT)形成； 然而， 发明构思不限于此。 栅极沟槽108的上端的水平宽度W1可以在从28.5至 31.5nm的范围内。 当水平宽度W1小于28.5nm时， 栅电极124不能充分地填充栅极沟槽108， 因 此栅极电阻会增大。 当水平宽度W1大于31.5nm时， 杂质区110a和110b之间的间隙变得较窄， 因此泄漏电流会增加， 减小半导体器件的刷新时间。 0054 参照图14， 绝缘层111a可以沉积在掩模图案107的表面和栅极沟槽108的表面上。 绝缘层111a可以通过诸如CVD工艺、 ALD工艺、 等离子体增强ALD(PEALD)工艺和/或类似工艺 的工艺形成。 在一。

49、些示例实施方式中， 绝缘层111a可以通过CVD工艺沉积。 在栅极沟槽108的 说明书 7/10 页 11 CN 110931552 A 11 下部处的绝缘层111a的厚度可以小于在栅极沟槽108的上部处的绝缘层111a的厚度。 例如， 绝缘层111a可以从栅极沟槽108的上部到栅极沟槽108的下部变得更薄。 所沉积的绝缘层 111a的厚度可以在从(例如在栅极沟槽108的底部附近)至(例如在栅极沟槽108 的顶部附近)的范围内。 0055 参照图15， 可以蚀刻绝缘层111a的一部分。 绝缘层111a可以通过湿蚀刻工艺(例如 使用缓冲氟化氢(BHF)的湿蚀刻工艺)或干蚀刻工艺去除。 例如， 可。

50、以使用反应离子蚀刻 (RIE)工艺。 由于在栅极沟槽108的下部处的绝缘层111a的厚度小于在栅极沟槽108的上部 处的绝缘层111a的厚度， 所以在栅极沟槽108的下部处的绝缘层111a可以被完全去除。 在绝 缘层111a的该部分被去除之后剩余的绝缘层111可以位于栅极沟槽108的上部区域108a中。 0056 参照图16， 可以形成上栅极绝缘层112和下栅极绝缘层114。 上栅极绝缘层112和下 栅极绝缘层114可以通过氧化工艺形成， 基板102中包含的硅通过该氧化工艺被氧化。 参照 图2， 上栅极绝缘层112和下栅极绝缘层114可以形成在基板102的有源区104中。 上栅极绝缘 层112。