存储装置.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910170834.X (22)申请日 2019.03.07 (30)优先权数据 2018-176087 2018.09.20 JP (71)申请人 东芝存储器株式会社 地址 日本东京 (72)发明人 松尾浩司 (74)专利代理机构 北京律盟知识产权代理有限 责任公司 11287 代理人 杨林勳 (51)Int.Cl. H01L 27/1157(2017.01) H01L 27/11578(2017.01) (54)发明名称 存储装置 (57)摘要 一种存储装置， 其包含：。

2、 结晶硅衬底； 堆叠 膜， 其包含设置于所述结晶硅衬底上且平行于结 晶硅衬底表面而延伸的多个结晶硅膜及平行于 所述结晶硅衬底表面而在所述相应结晶硅膜之 间延伸的多个绝缘膜； 多个第一导电层， 其各自 具有穿透所述堆叠膜的至少一部分且位于所述 堆叠膜下方的断开末端部分； 存储器单元， 其分 别设置于所述多个结晶硅膜与所述多个第一导 电层之间； 及多个第二导电层， 其分别电连接到 所述多个结晶硅膜。 权利要求书2页 说明书9页 附图13页 CN 110931498 A 2020.03.27 CN 110931498 A 1.一种存储装置， 其包括： 结晶硅衬底； 堆叠膜， 其包含设置于所述结晶硅衬。

3、底上且平行于结晶硅衬底表面而延伸的多个结晶 硅膜及平行于所述结晶硅衬底表面而在所述相应结晶硅膜之间延伸的多个绝缘膜； 多个第一导电层， 其各自具有穿透所述堆叠膜的至少一部分的断开末端部分， 所述断 开末端部分位于所述堆叠膜下方； 存储器单元， 其分别设置在所述多个结晶硅膜与所述多个第一导电层之间； 及多个第 二导电层， 其分别电连接到所述多个结晶硅膜。 2.根据权利要求1所述的存储装置， 其中所述多个第一导电层为多个栅电极。 3.根据权利要求1所述的存储装置， 其中所述多个结晶硅膜当中的一个结晶硅膜的面 积小于所述多个结晶硅膜当中的设置于所述一个结晶硅膜下方的另一结晶硅膜的面积。 4.根据权利。

4、要求3所述的存储装置， 其中所述多个结晶硅膜当中的每一结晶硅膜的面 积小于所述多个结晶硅膜当中的设置于所述每一结晶硅膜下方的任何其它结晶硅膜的面 积。 5.根据权利要求2所述的存储装置， 其中所述多个结晶硅膜当中的一个结晶硅膜的面 积小于所述多个结晶硅膜当中的设置于所述一个结晶硅膜下方的另一结晶硅膜的面积。 6.根据权利要求5所述的存储装置， 其中所述多个结晶硅膜当中的每一结晶硅膜的面 积小于所述多个结晶硅膜当中的设置于所述每一结晶硅膜下方的任何其它结晶硅膜的面 积。 7.根据权利要求1所述的存储装置， 其中所述第一及第二导电层经成形为导电柱。 8.根据权利要求1所述的存储装置， 其中所述结晶。

5、硅膜包含字线。 9.根据权利要求1所述的存储装置， 其中所述存储器单元包含场效应晶体管。 10.根据权利要求1所述的存储装置， 其进一步包括安置于所述第一及第二导电层上方 且电连接到所述第一及第二导电层的外围电路。 11.根据权利要求10所述的存储装置， 其中所述外围电路包含经配置以驱动所述存储 器单元的多个晶体管。 12.根据权利要求1所述的存储装置， 其进一步包括多个电荷存储膜及多个隧道绝缘 膜， 相应的所述隧道绝缘膜布置于相应的所述第一导电层与所述电荷存储膜之间。 13.根据权利要求12所述的存储装置， 其进一步包括多个阻挡绝缘膜， 相应的所述阻挡 绝缘膜布置于相应的所述电荷存储膜与存储。

6、器单元之间。 14.一种存储装置， 其包括： 衬底， 其具有电路； 第一单元衬底， 其设置于所述衬底上且包含： 板形第一导电层， 其平行于衬底表面而延伸以便在第一区域及第二区域上方延伸； 板形第二导电层， 其平行于所述第一导电层而延伸以便与所述第一区域中的所述第一 导电层间隔开且在所述第一区域及所述第二区域上方延伸； 第一触点， 其连接到所述电路且连接到所述第一区域中的所述第一导电层； 第二触点， 其连接到所述电路且连接到所述第一区域中的所述第二导电层； 第一布线， 其设置于所述第二区域中； 权利要求书 1/2 页 2 CN 110931498 A 2 第二布线， 其设置于所述第二区域中； 第。

7、一沟道， 其穿透所述第二区域中的所述第一导电层及所述第二导电层且连接到所述 第一布线； 第二沟道， 其穿透所述第二区域中的所述第一导电层及所述第二导电层且连接到所述 第二布线； 第一存储器单元， 其设置于所述第一及第二导电层与所述第一和第二沟道之间； 第一控制电极， 其设置于所述第一导电层及所述第二导电层上方； 第一控制沟道， 其设置于所述第一控制电极中且连接到所述第一布线； 第二控制沟道， 其设置于所述第一控制电极中且连接到所述第二布线； 第一绝缘膜， 其设置于所述第一及第二控制沟道与所述第一控制电极之间； 第一电极， 其设置于所述第一控制电极上且连接到所述第一控制沟道； 及 第二电极， 其。

8、设置于所述第一控制电极上且连接到所述第二控制沟道； 及 第二单元衬底， 其设置于所述第一单元衬底上且包含： 板形第三导电层， 其平行于所述衬底表面而延伸以便在所述第一区域及所述第二区域 上延伸； 板形第四导电层， 其平行于所述第三导电层而延伸以便与所述第一区域中的所述第三 导电层间隔开且在所述第一区域及所述第二区域上延伸； 第三触点， 其连接到所述电路且连接到所述第一区域中的所述第三导电层； 第四触点， 其连接到所述电路且连接到所述第一区域中的所述第四导电层； 第三布线， 其设置于所述第二区域中且连接到所述第一布线； 第四布线， 其设置于所述第二区域中且连接到所述第二布线； 第三沟道， 其穿透。

9、所述第二区域中的所述第三导电层及所述第四导电层且连接到所述 第三布线； 第四沟道， 其穿透所述第二区域中的所述第三导电层及所述第四导电层且连接到所述 第四布线； 第二存储器单元， 其设置于所述第三及第四导电层与所述第三及第四沟道之间； 第二控制电极， 其设置于所述第三导电层及所述第四导电层上方； 第三控制沟道， 其设置于所述第二控制电极中且连接到所述第三布线； 第四控制沟道， 其设置于所述第二控制电极中且连接到所述第四布线； 及 第二绝缘膜， 其设置于所述第三及第四控制沟道与所述第二控制电极之间。 15.根据权利要求14所述的存储装置， 其中所述第一控制电极及所述第二控制电极平 行于所述衬底表。

10、面而延伸， 其中所述第一控制沟道及所述第二控制沟道穿透所述第一控制电极， 且所述第三控制 沟道及所述第四控制沟道穿透所述第二控制电极。 权利要求书 2/2 页 3 CN 110931498 A 3 存储装置 0001 相关申请的交叉引用 0002 本申请是基于并要求来自2018年9月20日提交的日本专利申请第2018-176087号 的优先权， 所述申请的全部内容以引用的方式并入本文中。 技术领域 0003 本文中所描述的实施例大体上涉及一种存储装置。 背景技术 0004 已经对大容量非易失性存储器进行积极开发。 这一类型的存储器能够进行存储器 单元的低电压及低电流操作、 高速切换， 及小型化。

11、及高度集成。 0005 为了从大容量非易失性存储器读取数据且将数据写入到大容量非易失性存储器， 组合使用存储器单元及包含晶体管的外围电路。 当存储器单元通过安置在所述存储器单元 之下的布线连接到外围电路时， 难以提供低成本存储器， 这是因为其结构并不简单。 发明内容 0006 至少一个实施例提供一种具有小沟道电阻的存储装置。 0007 一般来说， 根据至少一个实施例， 存储装置包含： 结晶硅衬底； 堆叠膜， 其包含设置 于结晶硅衬底上且平行于结晶硅衬底表面而延伸的多个结晶硅膜及平行于结晶硅衬底表 面而在相应结晶硅膜之间延伸的多个绝缘膜； 多个第一导电层， 其各自具有穿透堆叠膜的 至少一部分且位。

12、于所述堆叠膜下方的断开末端部分； 存储器单元， 其分别设置于多个结晶 硅膜与多个第一导电层之间； 及多个第二导电层， 其分别电连接到多个结晶硅膜。 附图说明 0008 图1为根据第一实施例的存储装置的示意性横截面图。 0009 图2为根据第一实施例的晶体管的示意性横截面图。 0010 图3为根据第一实施例的存储器孔附近的示意性横截面图。 0011 图4为说明在根据第一实施例制造存储装置的主要部分的方法当中的存储装置的 横截面的示意性视图。 0012 图5为说明在根据第一实施例制造存储装置的主要部分的方法当中的存储装置的 横截面的示意性视图。 0013 图6为说明在根据第一实施例制造存储装置的主。

13、要部分的方法当中的存储装置的 横截面的示意性视图。 0014 图7为说明在根据第一实施例制造存储装置的主要部分的方法当中的存储装置的 横截面的示意性视图。 0015 图8为说明在根据第一实施例制造存储装置的主要部分的方法当中的存储装置的 横截面的示意性视图。 说明书 1/9 页 4 CN 110931498 A 4 0016 图9为说明在根据第一实施例制造存储装置的主要部分的方法当中的存储装置的 横截面的示意性视图。 0017 图10为根据第二实施例的存储装置的一部分的等效电路图。 0018 图11为根据第二实施例的存储装置的示意性横截面图。 0019 图12为根据第二实施例的存储装置的一部分。

14、的示意性横截面图。 0020 图13为根据第二实施例说明控制电极、 控制绝缘膜与控制沟道之间的位置关系的 示意性视图。 0021 图14为根据第二实施例的控制晶体管及其外围的等效电路图。 具体实施方式 0022 下文中， 将参考图式描述实施例。 在图式中， 相同或类似参考标号将给到相同或类 似元件。 0023 (第一实施例) 0024 至少一个实施例的存储装置包含： 结晶硅衬底； 堆叠膜， 其包含设置于结晶硅衬底 上且平行于结晶硅衬底表面而延伸的多个结晶硅膜及平行于结晶硅衬底表面而在相应结 晶硅膜之间延伸的多个绝缘膜； 多个第一导电层， 其各自具有穿透堆叠膜的至少一部分且 定位在所述堆叠膜下方。

15、的断开末端部分； 存储器单元， 其分别提供于多个结晶硅膜与多个 第一导电层之间； 及多个第二导电层， 其分别电连接到多个结晶硅膜。 0025 图1为至少一个实施例的存储装置100的示意性横截面图。 0026 在图1中， x方向为第一方向的实例， 交叉垂直于x方向的y方向为第二方向的实例， 且交叉垂直于x方向及y方向的z方向为第三方向的实例。 0027 至少一个实施例的存储装置100为非易失性半导体存储器。 0028 结晶硅衬底2经设置平行于xy平面。 0029 绝缘层40设置于结晶硅衬底2上。 绝缘层40优选地包含氧化硅、 氮氧化硅， 或碳添 加氧化硅以用于与稍后将描述的外围电路绝缘体62接合。

16、。 0030 堆叠结构10设置于绝缘层40中。 堆叠结构10包含平行于结晶硅衬底表面而延伸的 多个结晶硅膜14及平行于结晶硅衬底表面而在相应结晶硅膜14之间延伸的多个绝缘膜12。 在图1中， 结晶硅膜14a、 14b、 14c及14d说明为多个结晶硅膜14。 另外， 说明绝缘膜12a、 12b、 12c及12d作为多个绝缘膜12。 。 多个绝缘膜12包含例如氧化硅或氮化硅。 0031 另外， 图1中所说明的结晶硅膜14的数目及绝缘膜12的数目中的每一者为四， 但其 数目不限于此。 0032 结晶硅膜14充当存储装置100的字线WL。 位于较高位置处的结晶硅膜14具有较小 面积。 0033 多个。

17、第一导电层(导电柱)36穿透堆叠结构10以便与z方向平行。 在图1中， 第一导 电层36a、 36b、 36c、 36d、 36e、 36f及36g说明为多个第一导电层36。 多个第一导电层36包含导 体。 多个第一导电层36包含例如含有杂质的导电多晶硅、 金属或金属硅化物。 位于堆叠结构 10的下部部分中的多个第一导电层36的末端部分未连接到其它第一导电层36。 另外， 多个 第一导电层36可能未穿透所有多个结晶硅膜14及所有多个绝缘膜12， 其穿透堆叠结构10。 0034 多个存储器单元MC设置于多个第一导电层36与多个结晶硅膜14之间。 多个存储器 说明书 2/9 页 5 CN 1109。

18、31498 A 5 单元MC是例如多个场效应晶体管(FET)。 0035 另外， 在图1中， 七个第一导电层36经设置， 但其数目不限于此。 0036 通过在第一导电层36与结晶硅膜14之间施加电压， 电荷可累积于第一导电层36与 结晶硅膜14之间的存储器单元MC中且信息可经存储。 0037 多个第二导电层(第二导电柱)38电连接到相应结晶硅膜14(充当存储装置100中 的沟道)。 接着， 多个第二导电层38延伸到结晶硅衬底2以便与z方向平行。 在图1中， 多个第 二导电层38a、 38b、 38c及38d说明为多个第二导电层38。 多个第二导电层38包含例如含有杂 质的导电多晶硅、 金属或金。

19、属硅化物。 举例来说， 令人满意地使用由钛(Ti)膜、 氮化钛(TiN) 膜及钨(W)膜形成的第二导电层38。 另外， 在图1中， 四个第二导电层38经设置， 但其数目不 限于此。 0038 第一电极44设置于堆叠结构10的上部部分中。 第一电极44包含铜(Cu)。 第一电极 44经由布线58a及布线58b电连接到多个第一导电层36的一个末端。 0039 另外， 图1中说明七个第一电极44， 但其数目不限于此。 另外， 多个第一导电层36可 电连接到一个第一电极44。 0040 第二电极46设置于堆叠结构10的上部部分中。 第二电极46包含铜(Cu)。 第二电极 46经由布线58a及布线58b。

20、电连接到多个第二导电层38。 0041 另外， 图1中说明四个第二电极46， 但其数目不限于此。 另外， 多个第二导电层38可 电连接到一个第二电极46。 0042 外围电路衬底60设置在第一电极44及第二电极46上方。 外围电路衬底60可以由以 下形成： 例如， 硅(Si)衬底或锗(Ge)衬底， 其为单晶半导体衬底； 或砷化镓(GaAs)衬底、 氮化 镓(GaN)衬底或碳化硅(SiC)衬底， 其为化合物半导体衬底。 外围电路衬底60经设置与xy平 面平行。 0043 外围电路绝缘体62设置于外围电路衬底60与绝缘层40之间。 外围电路绝缘体62优 选地包含氧化硅、 氮氧化硅或碳添加氧化硅以用。

21、于与绝缘层40接合。 0044 第三电极64设置在第一电极44与外围电路衬底60之间的外围电路绝缘体62中。 第 三电极64可包含Cu。 第三电极64通过例如布线58c电连接到晶体管88。 另外， 第三电极64电 连接到第一电极44。 0045 另外， 图1中说明七个第三电极64， 但其数目不限于此。 另外， 多个第一电极44可电 连接到一个第三电极64， 或一个第一电极44可电连接到多个第三电极64。 以此方式， 连接模 式不受特定限制。 0046 第四电极66设置在第二电极46与外围电路衬底60之间的外围电路绝缘体62中。 第 四电极66包含Cu。 第四电极66通过例如布线58c电连接到晶。

22、体管88。 另外， 第四电极66电连 接到第二电极46。 0047 另外， 图1中说明四个第四电极66， 但其数目不限于此。 另外， 多个第二电极46可电 连接到一个第四电极66， 或一个第二电极46可电连接到多个第四电极66。 以此方式， 连接模 式不受特定限制。 0048 晶体管88设置于外围电路衬底60中。 在图1中， 晶体管88a、 晶体管88b及晶体管88c 说明为晶体管88。 晶体管88用于驱动存储器单元MC。 图1中说明三个晶体管88， 但晶体管88 的数目不受特定限制。 说明书 3/9 页 6 CN 110931498 A 6 0049 举例来说， 专利文献1中描述存储器单元M。

23、C的操作的实例。 0050 另外， 在图1中， 省略与势垒金属有关的描述。 0051 图2为根据第一实施例的晶体管88的示意性横截面图。 晶体管88包含元件隔离区 域68、 源极部分74、 漏极部分76、 沟道部分80、 栅极绝缘膜82， 及栅极部分84。 0052 元件隔离区域68包含绝缘体， 例如氧化物或氮化物。 0053 源极部分74包含源极区域74a及设置于源极区域74a上且包含金属硅化物的金属 硅化物部分74b。 漏极部分76包含漏极区域76a及设置于漏极区域76a上且包含金属硅化物 的金属硅化物部分76b。 0054 沟道部分80包含例如结晶半导体。 0055 栅极部分84包含栅电。

24、极84a及设置于栅电极84a上且包含金属硅化物的金属硅化 物部分84b。 0056 金属硅化物是例如硅化钛、 硅化铝、 硅化镍、 硅化钴、 硅化钽、 硅化钨， 或硅化铪。 0057 图3为根据第一实施例的第一导电层36附近的示意性横截面图。 0058 隧道绝缘膜91设置在第一导电层36周围。 电荷存储膜92设置在隧道绝缘膜91周 围。 阻挡绝缘膜93设置在电荷存储膜92周围。 在图3中， 阻挡绝缘膜93a、 93b、 93c及93d经设 置为阻挡绝缘膜93。 0059 隧道绝缘膜91为绝缘薄膜， 但为当施加预定电压时电流所流经的膜。 隧道绝缘膜 91包含例如氧化硅。 另外， 氧化硅层、 氮化硅。

25、层及氧化硅层可以此顺序从第一导电层36堆 叠。 0060 电荷存储膜92为包含能够对其中的电荷进行累积的材料的膜。 电荷存储膜92包含 例如氮化硅。 0061 阻挡绝缘膜93为防止电荷在电荷存储膜92与结晶硅膜14之间流动的膜。 阻挡绝缘 膜93包含例如氧化硅。 0062 在图3中， 由点线指示的区为单个FET， 且对应于存储器单元MC。 0063 在图3中， 省略对势垒金属的说明。 0064 图4到9为说明在根据第一实施例制造存储装置100的方法当中的存储装置的示意 性截面图。 0065 首先， 多个硅锗膜18及多个结晶硅膜14交替地形成于结晶硅衬底2上， 例如通过外 延生长方法。 具体地说。

26、， 硅锗膜18a形成于结晶硅衬底2上， 结晶硅膜14a形成于硅锗膜18a 上， 硅锗膜18b形成于结晶硅膜14a上， 结晶硅膜14b形成于硅锗膜18b上， 硅锗膜18c形成于 结晶硅膜14b上， 结晶硅膜14c形成于硅锗膜18c上， 硅锗膜18d形成于结晶硅膜14c上， 且结 晶硅膜14d形成于硅锗膜18d上。 接着， 绝缘层40形成在多个硅锗膜18及多个结晶硅膜14周 围(图4)。 本文中， 硅锗膜18为例如包含至少30原子锗的硅锗膜。 0066 接着， 举例来说， 蚀刻经执行， 其方式为使得： 硅锗膜18b及结晶硅膜14b的面积小 于硅锗膜18a及结晶硅膜14a的面积； 硅锗膜18c及结晶。

27、硅膜14c的面积小于硅锗膜18b及结 晶硅膜14b的面积； 及硅锗膜18d及结晶硅膜14d的面积小于硅锗膜18c及结晶硅膜14c的面 积。 接着， 通过例如蚀刻形成穿透绝缘层40、 多个硅锗膜18及多个结晶硅膜14的通孔34(图 5)。 在图5中， 通孔34a、 34b、 34c、 34d、 34e、 34f、 34g、 34h、 34i、 34j及34k说明为通孔34。 0067 接着， 虚设膜39形成于通孔34中的一些中(图6)。 本文中， 虚设膜39为例如有机涂 说明书 4/9 页 7 CN 110931498 A 7 层膜。 在图6中， 虚设膜39a、 39b、 39c、 39d、 3。

28、9e及39f分别形成于通孔34a、 34c、 34e、 34g、 34i 及34k中。 0068 接着， 硅锗膜18通过例如使用氯化氢(HCI)的湿式蚀刻或干式蚀刻去除。 因此， 空 孔19a、 19b、 19c及19d形成于去除硅锗膜18的部分中(图7)。 此时， 虚设膜39充当用于结晶硅 膜14及绝缘层40的增强材料。 因此， 即使硅锗膜18经去除， 但结晶硅膜14及绝缘层40的形状 以与当硅锗膜18形成时相同的方式保持。 0069 接着， 虚设膜39通过例如灰化经去除。 接着， 绝缘膜12形成于空孔19中。 接着， 形成 于通孔34中的绝缘膜12的一部分经去除(图8)。 此时， 当通孔3。

29、4的直径大于绝缘膜12的膜厚 度t时， 绝缘膜12可经形成以便填充空孔19， 且在绝缘膜12形成时通孔34可能并不由绝缘膜 12阻挡。 0070 接着， 举例来说， 通孔34a、 34b、 34c、 34d、 34e、 34f及34g的表面上的结晶硅膜14经 氧化以形成阻挡绝缘膜93(未说明)。 接着， 尽管未说明， 但电荷存储膜92及隧道绝缘膜91依 序形成于通孔34a、 34b、 34c、 34d、 34e、 34f及34g中。 接着， 第一导电层36形成于通孔34a、 34b、 34c、 34d、 34e、 34f及34g中。 以此方式， 存储器单元MC形成于第一导电层36与结晶硅膜 1。

30、4之间。 接着， 由例如钛(Ti)膜、 氮化钛(TiN)膜或钨(W)膜形成的第二导电层38形成于通孔 34h、 34i、 34j及34k中(图9)。 另外， 在图9中， 省略对Ti膜及TiN膜的说明。 0071 接着， 形成连接到第一导电层36及第二导电层38布线58a及58b， 包含铜的第一电 极44， 及包含铜的第二电极46。 接着， 包含铜的第三电极64、 包含铜的第四电极66、 电连接到 第三电极64或第四电极66且形成于外围电路衬底60中的晶体管88， 及设置在第三电极64及 第四电极66周围的外围电路绝缘体62经接合， 以使得第一电极44电连接到第三电极64且第 二电极46电连接到。

31、第四电极66， 且因此绝缘层40及外围电路绝缘体62彼此直接接触。 因此， 获得至少一个实施例的存储装置100。 0072 接着， 将描述至少一个实施例的存储装置100的作用及效果。 0073 在至少一个实施例的存储装置100中， 结晶硅膜14用作沟道层。 此使得有可能获得 具有改进迁移率及小沟道电阻的存储装置。 0074 在存储装置100的制造中， 形成结晶硅膜14及硅锗膜18的堆叠膜， 且其后去除硅锗 膜18。 硅锗膜18及结晶硅膜14的晶格常数彼此接近。 因此， 结晶硅膜14及硅锗膜18可令人满 意地交替外延生长。 同时， 由于硅锗膜18可通过例如蚀刻容易地去除， 结晶硅膜14及绝缘膜 。

32、12的堆叠结构10可容易地形成。 因此， 有可能获得具有小沟道电阻的存储装置。 0075 根据本发明实施例的存储装置100， 有可能获得具有小沟道电阻的存储装置。 0076 (第二实施例) 0077 至少一个实施例的存储装置包含： 衬底， 其具有电路； 第一单元衬底， 其设置于衬 底上， 且包含： 平行于衬底表面而延伸以便在第一区域及第二区域上延伸的板形第一导电 层， 平行于第一导电层而延伸以便与第一区域中的第一导电层间隔开且在第一区域及第二 区域上延伸的板形第二导电层， 连接到电路且连接到第一区域中的第一导电层的第一触 点， 连接到电路且连接到第一区域中的第二导电层的第二触点， 设置于第二区。

33、域中的第一 布线， 设置于第二区域中的第二布线， 穿透第二区域中的第一导电层及第二导电层且连接 到第一布线的第一沟道， 穿透第二区域中的第一导电层及第二导电层且连接到第二布线的 第二沟道， 设置于第一及第二导电层与第一及第二沟道之间的第一存储器单元， 设置于第 说明书 5/9 页 8 CN 110931498 A 8 一及第二导电层上方的第一控制电极， 设置于第一控制电极中且连接到第一布线的第一控 制沟道， 设置于第一控制电极中且连接到第二布线的第二控制沟道， 设置于第一及第二控 制沟道与第一控制电极之间的第一绝缘膜， 设置于第一控制电极上且连接到第一控制沟道 的第一电极， 及设置于第一控制电。

34、极上且连接到第二控制沟道的第二电极； 及第二单元衬 底， 其设置于第一单元衬底上， 且包含： 平行于衬底表面而延伸以便在第一区域及第二区域 上延伸的板形第三导电层， 平行于第三导电层而延伸以便与第一区域中的第三导电层间隔 开且在第一区域及第二区域上延伸的板形第四导电层， 连接到电路且连接到第一区域中的 第三导电层的第三触点， 连接到电路且连接到第一区域中的第四导电层的第四触点， 设置 于第二区域中且连接到第一布线的第三布线， 设置于第二区域中且连接到第二布线的第四 布线， 穿透第二区域中的第三导电层及第四导电层且连接到第三布线的第三沟道， 穿透第 二区域中的第三导电层及第四导电层且连接到第四布。

35、线的第四沟道， 设置于第三及第四导 电层与第三及第四沟道之间的第二存储器单元， 设置于第三及第四导电层上方的第二控制 电极， 设置于第二控制电极中且连接到第三布线的第三控制沟道， 设置于第二控制电极中 且连接到第四布线的第四控制沟道， 及设置于第三及第四控制沟道与第二控制电极之间的 第二绝缘膜。 0078 图10为根据至少一个实施例的存储装置500的部分(200a、 200b或200c)的等效电 路图。 在图中， x方向为第一方向的实例， 交叉垂直于x方向的y方向为第二方向的实例， 且交 叉垂直于x方向及y方向的z方向为第三方向的实例。 0079 存储装置200a为三维NAND快闪存储器， 其。

36、中存储器单元经三维布置。 0080 存储装置200a包含多个字线WL、 共同源极线CSL、 源极选择栅极线SGS、 多个漏极选 择栅极线SGD， 多个位线BL， 及多个存储串MS。 0081 存储串MS包含源极选择晶体管STS、 多个存储器单元晶体管MT及漏极选择晶体管 STD， 其串联连接在共同源极线CSL与位线BL之间。 0082 另外， 字线WL的数目、 位线BL的数目、 存储串MS的数目及漏极选择栅极线SGD的数 目不限于图10中的那些数目。 0083 图11为根据实施例的存储装置500的示意性横截面图。 存储装置500为通过将存储 装置200a、 存储装置200b及存储装置200c接。

37、合在具有电路110的衬底102上而形成的存储装 置。 存储装置200a为第一单元衬底的实例， 且存储装置200b为第二单元衬底的实例。 0084 在图11中， 省略对源极选择栅极线SGS、 漏极选择栅极线SGD、 源极选择晶体管STS 及漏极选择晶体管STD的说明。 0085 衬底102为例如半导体衬底。 衬底102可为例如硅衬底。 在图11中， 衬底102经安置 以使得xy平面及衬底平面彼此平行。 0086 电路110设置于衬底102上。 因此， 衬底102包含电路110。 举例来说， 电路110通过在 包含例如氧化硅的绝缘体122中形成布线120而形成。 电路110用于控制存储装置500。。

38、 0087 设置于电路110上的电极124a包含例如铜。 设置于存储装置200a中的电极202a、 布 线204a及电极206a包含例如铜。 设置于存储装置200b中的电极202b、 布线204b及电极206b 包含例如铜。 设置于存储装置200c中的电极202c、 布线204c及电极206c包含例如铜。 当制造 存储装置500时， 在其中电极124a及电极202a彼此接触， 电极206a及电极202b彼此接触且电 极206b及电极202c彼此接触的状态下执行接合。 因此， 信号从电路110到电极206c的输入及 说明书 6/9 页 9 CN 110931498 A 9 输出是可能的。 008。

39、8 第一区域及第二区域设置于衬底102上。 接着， 平行于衬底102的衬底表面而延伸 的多个导电层134在第一区域及第二区域上延伸。 举例来说， 导电层134a、 134b、 134c、 134d、 134e及134f与插入其间的绝缘层140堆叠。 导电层134e设置于导电层134f上。 导电层134d设 置于导电层134e上。 导电层134c设置于导电层134d上。 导电层134b设置于导电层134c上。 导 电层134a设置于导电层134b上。 0089 举例来说， 导电层134a设置于第一及第二区域中。 导电层134b设置于第一及第二 区域中。 在x方向上， 导电层134b短于导电层13。

40、4a。 导电层134b在z方向上与导电层134a间隔 开且平行于导电层134a而延伸。 导电层134c设置于第一及第二区域中。 在x方向上， 导电层 134c短于导电层134b。 导电层134c在z方向上与导电层134b间隔开且平行于导电层134b而 延伸。 导电层134d设置于第一及第二区域中。 在x方向上， 导电层134d短于导电层134c。 导电 层134d在z方向上与导电层134c间隔开且平行于导电层134c而延伸。 导电层134e设置于第 一及第二区域中。 在x方向上， 导电层134e短于导电层134d。 导电层134e在z方向上与导电层 134d间隔开且平行于导电层134d而延伸。。

41、 导电层134f设置于第一及第二区域中。 在x方向 上， 导电层134f短于导电层134e。 导电层134f在z方向上与导电层134e间隔开且平行于导电 层134e而延伸。 0090 电极部件158设置于第一区域中。 在图11的实例中， 举例来说， 电极部件158a、 158b、 158c、 158d、 158e及158f经设置。 电极部件中的每一者充当使对应层次的导电层134与 衬底102侧上的布线120互连的触点。 0091 电极部件158a在一位置处连接到导电层134a且延伸到具有电路110的衬底102且 使用布线(未说明)连接到电路110， 第一区域中的导电层134a的末端部分在所述位。

42、置处伸 出。 电极部件158b在一位置处连接到导电层134b且延伸到具有电路110的衬底102且使用布 线(未说明)连接到电路110， 第一区域中的导电层134b的末端部分在所述位置处伸出。 电极 部件158c在一位置处连接到导电层134c且延伸到具有电路110的衬底102且使用布线(未说 明)连接到电路110， 第一区域中的导电层134c的末端部分在所述位置处伸出。 电极部件 158d在一位置处连接到导电层134d且延伸到具有电路110的衬底102且使用布线(未说明) 连接到电路110， 第一区域中的导电层134d的末端部分在所述位置处伸出。 电极部件158e在 一位置处连接到导电层134e。

43、且延伸到具有电路110的衬底102且使用布线(未说明)连接到 电路110， 第一区域中的导电层134e的末端部分在所述位置处伸出。 电极部件158f在一位置 处连接到导电层134f且延伸到具有电路110的衬底102且使用布线(未说明)连接到电路 110， 第一区域中的导电层134f的末端部分在所述位置处伸出。 0092 存储装置200a的电极部件158a为第一触点的实例。 存储装置200a的电极部件158b 为第二触点的实例。 存储装置200b的电极部件158a为第三触点的实例。 存储装置200b的电 极部件158b为第四触点的实例。 0093 位线150在第二区域中平行于衬底102的表面而延。

44、伸。 位线150例如在y方向上延 伸。 存储装置200a的位线150为第一布线及第二布线的实例。 另外， 存储装置200b的位线150 为第三布线及第四布线的实例。 存储装置200a的位线150中的一个经由(例如)电路110连接 到存储装置200b的位线150中的对应一个。 举例来说， 第一布线连接到第三布线， 且第二布 线连接到第四布线。 说明书 7/9 页 10 CN 110931498 A 10 0094 半导体层(沟道)152穿透第二区域中的导电层134a、 134b、 134c、 134d、 134e及 134f， 且在其一个末端处连接到位线150。 在图11中， 存储装置200a的。

45、半导体层(沟道)152a、 存储装置200b的半导体层(沟道)152b及存储装置200c的半导体层(沟道)152c说明为半导 体层(沟道)152。 存储装置200a的半导体层(沟道)152a为第一沟道及第二沟道的实例。 存储 装置200b的半导体层(沟道)152b为第三沟道及第四沟道的实例。 0095 存储器单元MC设置于导电层134与半导体层(沟道)152之间。 存储器单元MC包含例 如包含能够对其中的电荷进行累积的材料的膜。 存储装置200a的存储器单元MC为第一存储 器单元的实例， 且存储装置200b的存储器单元MC为第二存储器单元的实例。 0096 举例来说， 导电层134、 存储器单。

46、元MC及半导体层(沟道)152构成一个存储器单元 晶体管MT。 设置在一个半导体层(沟道)152周围的多个MC安置在一个存储串MS中。 0097 举例来说， 钨、 氮化钛或铜可适当用作导电层134的材料。 另外， 任何其它导电材 料， 例如金属、 金属半导体化合物或半导体， 可用作导电层134的材料。 0098 举例来说， 钨、 氮化钛或铜可适当用作电极部件158的材料。 另外， 任何其它导电材 料， 例如金属、 金属半导体化合物或半导体， 可用作电极部件158的材料。 0099 另外， 在图11中， 省略对势垒金属的说明。 0100 图12为根据第二实施例的存储装置500的一部分的示意性横截。

47、面图。 0101 控制晶体管170包含控制电极160、 设置于控制电极160中的控制沟道168， 及设置 于控制电极160与控制沟道168之间的控制绝缘膜162。 控制电极160设置于位线150上方， 且 由例如金属、 金属半导体化合物一半导体的导电材料形成。 控制沟道168由例如含有杂质的 硅材料形成。 控制绝缘膜162由例如氧化硅构成。 控制电极160为控制晶体管170的栅电极。 控制绝缘膜162为控制晶体管170的栅极绝缘膜。 0102 举例来说， 控制电极160平行于衬底102的表面而延伸， 且控制沟道168穿透控制电 极。 0103 位线150经由布线192连接到控制沟道168。 控。

48、制沟道168例如经由布线164及布线 194连接到包含铜的电极180a。 电极180a经由例如存储装置200b的电极181a连接到存储装 置200b的位线150。 以此方式， 存储装置200a的位线150及存储装置200b的位线150彼此连 接。 类似地， 存储装置200b的位线150及存储装置200c的位线也彼此连接。 0104 存储装置200a的控制电极160为第一控制电极的实例。 存储装置200a的控制沟道 168为第一控制沟道及第二控制沟道的实例。 存储装置200a的控制绝缘膜162为第一绝缘膜 的实例。 存储装置200a的电极180a为第一电极及第二电极的实例。 0105 存储装置2。

49、00b的控制电极160为第二控制电极的实例。 存储装置200b的控制沟道 168为第三控制沟道及第四控制沟道的实例。 存储装置200b的控制绝缘膜162为第二绝缘膜 的实例。 0106 图13为根据第二实施例说明控制电极160、 控制绝缘膜162与控制沟道168之间的 位置关系的示意性视图。 另外， 在图13中， 省略对其它构成要求的说明。 在图13中， 说明一个 控制电极160控制九个控制晶体管170。 另外， 通过一个控制电极160控制的控制晶体管的数 目170不限于此， 但可以是例如约1000(1024)。 0107 图14为根据第二实施例的控制晶体管170及其外围的等效电路图。 010。

50、8 在图14中， 控制晶体管170a、 170b、 170c、 170d、 170e及170f说明为控制晶体管170。 说明书 8/9 页 11 CN 110931498 A 11 控制晶体管170a、 170b、 170c、 170d、 170e及170f的栅电极使用例如布线连接到电路110。 有 可能通过使用电路110控制施加于栅电极的电压来控制控制晶体管170的接通/断开。 0109 接着， 将描述至少一个实施例的存储装置500的作用及效果。 0110 当以板形状形成的多个存储装置200在厚度方向上彼此接合时， 存储装置500可相 对容易地实现高密度。 本文中， 当多个存储装置200彼此。