高密度存储系统及其控制方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910688880.9 (22)申请日 2019.07.29 (30)优先权数据 16/206,357 2018.11.30 US (71)申请人 三星电子株式会社 地址 韩国京畿道水原市 (72)发明人 阿密特伯曼 (74)专利代理机构 北京铭硕知识产权代理有限 公司 11286 代理人 方成张川绪 (51)Int.Cl. G11C 16/10(2006.01) G11C 16/34(2006.01) G11C 29/42(2006.01) (54)发明名称 高密度存储系。

2、统及其控制方法 (57)摘要 高密度存储系统及其控制方法。 一种高密度 存储系统包括存储器装置和控制器， 其中， 控制 器包括： 范围分配和编程顺序块， 被配置为： 基于 初始数据和存储器装置中的干扰， 确定针对存储 器装置的每个存储器单元的每个层级的阈值电 压的范围； 并基于所述干扰， 确定存储器装置的 多组存储器单元被编程的顺序。 控制器还包括： 统计单元校正块， 被配置为： 基于所述多组存储 器单元被编程的顺序和从存储器装置接收的存 储器装置的每个存储器单元的每个层级的参考 信息， 对针对每个存储器单元的每个层级的阈值 电压的范围执行统计单元校正。 权利要求书4页 说明书10页 附图7页。

3、 CN 111261212 A 2020.06.09 CN 111261212 A 1.一种高密度存储系统， 包括： 存储器装置， 包括存储器单元； 控制器， 包括： 范围分配和编程顺序块， 被配置为： 基于初始数据和存储器装置中的干扰， 确定针对存储器装置的每个存储器单元的每个 层级的阈值电压的范围； 基于所述干扰， 确定存储器装置的多组存储器单元被编程的顺序； 统计单元校正块， 被配置为： 基于所述多组存储器单元被编程的顺序和从存储器装置 接收的存储器装置的每个存储器单元的每个层级的参考信息， 对针对每个存储器单元的每 个层级的阈值电压的范围执行统计单元校正； 递增步长脉冲编程调谐器和纠错。

4、码编码器块， 被配置为： 基于执行统计单元校正的结果， 确定将被施加到存储器装置的每个存储器单元的每个 层级的递增步长脉冲编程脉冲的幅度； 对将被施加到每个存储器单元的每个层级的递增步长脉冲编程脉冲的幅度执行纠错 码编码； 将执行了纠错码编码的递增步长脉冲编程脉冲的幅度施加到存储器装置的每个存储 器单元的每个层级。 2.根据权利要求1所述的高密度存储系统， 其中， 控制器还包括： 贝叶斯估计块， 被配置为对来自存储器装置的接收数据执行贝叶斯估计； 滤波器块， 被配置为对执行了贝叶斯估计的接收数据进行滤波； 纠错码解码器块， 被配置为对滤波后的接收数据执行纠错码解码， 以重新生成初始数 据。 3。

5、.根据权利要求2所述的高密度存储系统， 其中， 滤波器块包括卡尔曼滤波器或维纳滤 波器。 4.根据权利要求1所述的高密度存储系统， 其中， 统计单元校正块还被配置为： 基于参考信息， 确定存储器装置的每个存储器单元的每个层级的实际阈值电压； 基于存储器装置的每个存储器单元的每个层级的实际阈值电压， 确定存储器装置的至 少一个存储器单元的至少一个层级的阈值电压的减小； 基于每个存储器单元的每个层级的实际阈值电压、 针对每个存储器单元的每个层级的 阈值电压的范围以及所述多组存储器单元被编程的顺序， 把将被施加到所述至少一个层级 的附加编程脉冲确定为统计单元校正的结果， 其中， 所述至少一个层级的阈。

6、值电压的减小 被确定。 5.根据权利要求1所述的高密度存储系统， 其中， 递增步长脉冲编程调谐器和纠错码编 码器块还被配置为： 还基于指示存储器装置的每个存储器单元的每个层级是否达到阈值电 压的范围的验证信号， 确定将被施加到每个存储器单元的每个层级的递增步长脉冲编程脉 冲的幅度。 6.根据权利要求1所述的高密度存储系统， 其中， 所述干扰包括针对存储器装置的每条 位线、 每条字线和z轴中的任何一个或任何组合的一个或多个预定值， 或者针对存储器装置 的每条位线、 每条字线和z轴中的任何一个或任何组合经由机器学习确定。 权利要求书 1/4 页 2 CN 111261212 A 2 7.根据权利要。

7、求1所述的高密度存储系统， 其中， 控制器还被配置为： 执行周期性的数 据刷新， 所述高密度存储系统包括： 与电源的恒定连接。 8.根据权利要求1所述的高密度存储系统， 还包括： 强化学习反馈块， 被配置为： 基于从存储器装置接收的验证字线电压阈值向量， 生成用 于确定将被施加到存储器装置的每个存储器单元的每个层级的递增步长脉冲编程脉冲的 幅度的块策略和字线策略； 干扰连续消除块， 被配置为： 使用机器学习， 从有噪多字线阈值电压向量连续地消除干 扰， 以生成针对存储器装置中的字线的有噪字线数据向量， 其中， 有噪多字线阈值电压向量 从存储器装置被接收； 神经网络解码器块， 被配置为： 对字线。

8、数据和基于有噪字线数据向量生成的阈值向量 执行神经网络解码， 以生成针对存储器装置中的字线的恢复数据向量。 9.一种控制高密度存储系统的方法， 所述方法包括： 基于初始数据和存储器装置中的干扰， 确定针对存储器装置的每个存储器单元的每个 层级的阈值电压的范围； 基于所述干扰， 确定存储器装置的多组存储器单元被编程的顺序； 基于所述多组存储器单元被编程的顺序和从存储器装置接收的存储器装置的每个存 储器单元的每个层级的参考信息， 对针对每个存储器单元的每个层级的阈值电压的范围执 行统计单元校正； 基于执行统计单元校正的结果， 确定将被施加到存储器装置的每个存储器单元的每个 层级的递增步长脉冲编程脉。

9、冲的幅度； 对将被施加到每个存储器单元的每个层级的递增步长脉冲编程脉冲的幅度执行纠错 码编码； 将执行了纠错码编码的递增步长脉冲编程脉冲的幅度施加到存储器装置的每个存储 器单元的每个层级。 10.根据权利要求9所述的方法， 还包括： 对来自存储器装置的接收数据执行贝叶斯估计； 对执行了贝叶斯估计的接收数据进行滤波； 对滤波后的接收数据执行纠错码解码， 以重新生成初始数据。 11.根据权利要求10所述的方法， 其中， 使用卡尔曼滤波器或维纳滤波器来执行滤波的 步骤。 12.根据权利要求9所述的方法， 其中， 执行统计单元校正的步骤包括： 基于参考信息， 确定存储器装置的每个存储器单元的每个层级的。

10、实际阈值电压； 基于存储器装置的每个存储器单元的每个层级的实际阈值电压， 确定存储器装置的至 少一个存储器单元的至少一个层级的阈值电压的减小； 基于每个存储器单元的每个层级的实际阈值电压、 针对每个存储器单元的每个层级的 阈值电压的范围以及所述多组存储器单元被编程的顺序， 把将被施加到所述至少一个层级 的附加编程脉冲确定为统计单元校正的结果， 其中， 所述至少一个层级的阈值电压的减小 被确定。 权利要求书 2/4 页 3 CN 111261212 A 3 13.根据权利要求9所述的方法， 其中， 确定将被施加到每个存储器单元的每个层级的 递增步长脉冲编程脉冲的幅度的步骤包括： 还基于指示存储器。

11、装置的每个存储器单元的每 个层级是否达到阈值电压的范围的验证信号， 确定将被施加到每个存储器单元的每个层级 的递增步长脉冲编程脉冲的幅度。 14.根据权利要求9所述的方法， 其中， 所述干扰包括针对存储器装置的每条位线、 每条 字线和z轴中的任何一个或任何组合的一个或多个预定值， 或者针对存储器装置的每条位 线、 每条字线和z轴中的任何一个或任何组合经由机器学习确定。 15.一种存储指令的非暂时性计算机可读存储介质， 所述指令用于使处理器： 基于初始数据和存储器装置中的干扰， 确定针对存储器装置的每个存储器单元的每个 层级的阈值电压的范围； 基于所述干扰， 确定存储器装置的多组存储器单元被编程。

12、的顺序； 基于所述多组存储器单元被编程的顺序和从存储器装置接收的存储器装置的每个存 储器单元的每个层级的参考信息， 对针对每个存储器单元的每个层级的阈值电压的范围执 行统计单元校正； 基于执行统计单元校正的结果， 确定将被施加到存储器装置的每个存储器单元的每个 层级的递增步长脉冲编程脉冲的幅度； 对将被施加到每个存储器单元的每个层级的递增步长脉冲编程脉冲的幅度执行纠错 码编码； 将执行了纠错码编码的递增步长脉冲编程脉冲的幅度施加到存储器装置的每个存储 器单元的每个层级。 16.根据权利要求15所述的非暂时性计算机可读存储介质， 其中， 所述指令还使处理 器： 对来自存储器装置的接收数据执行贝叶。

13、斯估计； 对执行了贝叶斯估计的接收数据进行滤波； 对滤波后的接收数据执行纠错码解码， 以重新生成初始数据。 17.根据权利要求16所述的非暂时性计算机可读存储介质， 其中， 所述指令还使处理 器： 使用卡尔曼滤波器或维纳滤波器来对执行了贝叶斯估计的接收数据进行滤波。 18.根据权利要求15所述的非暂时性计算机可读存储介质， 其中， 所述指令还使处理 器： 基于参考信息， 确定存储器装置的每个存储器单元的每个层级的实际阈值电压； 基于存储器装置的每个存储器单元的每个层级的实际阈值电压， 确定存储器装置的至 少一个存储器单元的至少一个层级的阈值电压的减小； 基于每个存储器单元的每个层级的实际阈值电。

14、压、 针对每个存储器单元的每个层级的 阈值电压的范围以及所述多组存储器单元被编程的顺序， 把将被施加到所述至少一个层级 的附加编程脉冲确定为统计单元校正的结果， 其中， 所述至少一个层级的阈值电压的减小 被确定。 19.根据权利要求15所述的非暂时性计算机可读存储介质， 其中， 所述指令还使处理 器： 还基于指示存储器装置的每个存储器单元的每个层级是否达到阈值电压的范围的验证 信号， 确定将被施加到每个存储器单元的每个层级的递增步长脉冲编程脉冲的幅度。 权利要求书 3/4 页 4 CN 111261212 A 4 20.根据权利要求15所述的非暂时性计算机可读存储介质， 其中， 所述干扰包括针。

15、对存 储器装置的每条位线、 每条字线和z轴中的任何一个或任何组合的一个或多个预定值， 或者 针对存储器装置的每条位线、 每条字线和z轴中的任何一个或任何组合经由机器学习确定。 权利要求书 4/4 页 5 CN 111261212 A 5 高密度存储系统及其控制方法 0001 本申请要求于2018年11月30日提交到美国专利商标局的第16/206,357号美国专 利申请的权益， 所述美国专利申请的公开通过引用整体包含于此。 技术领域 0002 与实施例一致的设备和方法涉及固态驱动器(SSD)， 即， 高密度存储系统。 背景技术 0003 SSD是使用集成电路作为存储器来持久地存储数据的固态存储装。

16、置。 由于SSD不使 用移动机械组件， 因此与硬盘驱动器(HDD)相比， SSD更抵抗物理冲击， 无声运行， 具有更快 的访问时间， 并具有更低的延迟。 0004 SSD可包括多级单元(MLC)， 每个MLC是能够存储多于单位数据的存储器元件。 MLC 的主要优点是它们的由于较高数据密度而引起的较低的每单位存储成本。 然而， 随着在SSD 中每存储器单元的层级数量增加， 每个SSD中的结果误码率(bit error rate)也增加。 发明内容 0005 根据实施例， 提供一种高密度存储系统， 包括存储器装置和控制器， 其中， 控制器 包括： 范围分配和编程顺序块， 被配置为： 基于初始数据和。

17、存储器装置中的干扰， 确定针对 存储器装置的每个存储器单元的每个层级的阈值电压的范围； 并基于所述干扰， 确定存储 器装置的多组存储器单元被编程的顺序。 控制器还包括： 统计单元校正块， 被配置为： 基于 所述多组存储器单元被编程的顺序和从存储器装置接收的存储器装置的每个存储器单元 的每个层级的参考信息， 对针对每个存储器单元的每个层级的阈值电压的范围执行统计单 元校正； 递增步长脉冲编程(ISPP)调谐器和纠错码(ECC)编码器块， 被配置为： 基于执行统 计单元校正的结果， 确定将被施加到存储器装置的每个存储器单元的每个层级的ISPP脉冲 的幅度； 对将被施加到每个存储器单元的每个层级的I。

18、SPP脉冲的幅度执行ECC编码； 将执行 了ECC编码的ISPP脉冲的幅度施加到存储器装置的每个存储器单元的每个层级。 0006 根据实施例， 提供一种控制高密度存储系统的方法， 包括： 基于初始数据和存储器 装置中的干扰， 确定针对存储器装置的每个存储器单元的每个层级的阈值电压的范围； 基 于所述干扰， 确定存储器装置的多组存储器单元被编程的顺序； 基于所述多组存储器单元 被编程的顺序和从存储器装置接收的存储器装置的每个存储器单元的每个层级的参考信 息， 对针对每个存储器单元的每个层级的阈值电压的范围执行统计单元校正。 所述方法还 包括： 基于执行统计单元校正的结果， 确定将被施加到存储器装。

19、置的每个存储器单元的每 个层级的ISPP脉冲的幅度； 对将被施加到每个存储器单元的每个层级的ISPP脉冲的幅度执 行编码； 将执行了ECC编码的ISPP脉冲的幅度施加到存储器装置的每个存储器单元的每个 层级。 0007 根据实施例， 提供一种存储指令的非暂时性计算机可读存储介质， 所述指令用于 使处理器： 基于初始数据和存储器装置中的干扰， 确定针对存储器装置的每个存储器单元 说明书 1/10 页 6 CN 111261212 A 6 的每个层级的阈值电压的范围； 基于所述干扰， 确定存储器装置的多组存储器单元被编程 的顺序； 基于所述多组存储器单元被编程的顺序和从存储器装置接收的存储器装置的。

20、每个 存储器单元的每个层级的参考信息， 对针对每个存储器单元的每个层级的阈值电压的范围 执行统计单元校正。 所述指令还使处理器： 基于执行统计单元校正的结果， 确定将被施加到 存储器装置的每个存储器单元的每个层级的ISPP脉冲的幅度； 对将被施加到每个存储器单 元的每个层级的ISPP脉冲的幅度执行ECC编码； 将执行了ECC编码的ISPP脉冲的幅度施加到 存储器装置的每个存储器单元的每个层级。 附图说明 0008 图1是根据实施例的存储器系统的框图。 0009 图2是根据实施例的存储器系统的框图。 0010 图3是根据实施例的控制存储器装置的方法的流程图。 0011 图4是根据实施例的存储器系。

21、统的框图。 0012 图5是根据实施例的包括存储器系统的计算机系统的框图。 0013 图6是根据实施例的存储卡的框图。 0014 图7是根据实施例的包括存储器系统的网络系统的框图。 具体实施方式 0015 图1是根据实施例的存储器系统900的框图。 参照图1， 存储器系统900包括存储器 控制器1000和非易失性存储器装置2000。 存储器系统900可以是包括诸如以下形状因子的 SSD： 作为标准HDD形状因子的包括安全数字及其变化等的存储卡形状因子， 包括迷你串行 AT附件(mSATA)、 PCI Express迷你卡、 M.2等的标准卡形状因子， 具有诸如并行ATA(PATA)或 SATA。

22、的接口的模块上盘(disk-on-a-module)形状因子， 用于诸如机架安装系统的应用的盒 式形状因子， 包括PCI Express(PCIe)、 迷你PCIe、 迷你DIMM(双列直插式存储器模块)、 MO- 297等的裸板形状因子以及球栅阵列形状因子。 0016 非易失性存储器装置2000可以是但不限于： 闪存装置、 NAND闪存装置、 相变RAM (PRAM)、 铁电RAM(FRAM)、 磁RAM(MRAM)等。 非易失性存储器装置2000可具有平面结构或三维 (3D)存储器单元结构， 其中， 3D存储器单元结构具有存储器单元的堆叠。 每个存储器单元可 包括用于存储各个数据位的多个层。

23、级(level)。 非易失性存储器装置2000可被实现为例如 存储器芯片(例如， NAND芯片)。 虽然为了简明起见， 图1中仅示出了一个非易失性存储器装 置2000， 但是存储器系统900可包括以多种方式布置并经由多个通道连接到控制器1000的 若干个非易失性存储器装置(例如， 存储器芯片)。 0017 非易失性存储器装置2000可包括存储器单元阵列2100、 X解码器121、 电压生成器 125、 I/O缓冲器124、 页缓冲器123和控制逻辑126， 其中， 存储器单元阵列2100、 X解码器121、 电压生成器125、 I/O缓冲器124、 页缓冲器123和控制逻辑126中的每个可被实。

24、现为一个或多 个电路。 存储器装置还可包括输入/输出(I/O)焊盘(pad)127。 0018 存储器单元阵列2100包括多条字线WL和多条位线BL。 例如， 每个存储器单元可被 实现为具有浮置栅极或电荷存储层(诸如， 电荷俘获层)的存储器单元， 或能够存储一位或 多位数据的任何其他类型的存储器单元。 说明书 2/10 页 7 CN 111261212 A 7 0019 存储器单元阵列2100可包括多个块和多个页。 一个块包括多个页。 页可以是编程 和读取操作的单元， 并且块可以是擦除操作的单元。 例如， 存储器单元阵列2100包括第一块 2120和第二块2130。 如图1中所示， 根据本发明。

25、构思的实施例， 第一块2120包括页1至页N， 第 二块2130包括页1至页N， 其中， N是大于1的正整数。 0020 控制逻辑126控制非易失性存储器装置2000的整体操作。 当从存储器控制器1000 接收到命令CMD时， 控制逻辑126解释命令CMD并根据解释的命令CMD控制非易失性存储器装 置2000执行操作(例如， 编程操作、 读取操作、 读取重试操作或擦除操作)。 0021 根据实施例， 控制逻辑126可包括被配置为基于命令CMD执行命令的硬件实现的处 理器。 根据本发明构思的实施例， 除了处理器之外， 控制逻辑126还可包括用于存储程序的 存储单元， 其中， 当程序由包括在控制逻。

26、辑126中的处理器执行时， 使得处理器执行特定的 操作。 根据本发明构思的实施例， 在此描述的由存储器装置2000执行的任何操作可由控制 逻辑126执行或者在控制逻辑126的控制下执行， 例如， 通过包括在控制逻辑126中的处理器 驱动存储在包括在控制逻辑126中的存储单元中的固件来执行。 可选择地， 控制逻辑126可 以是在硬件方面被物理编程的执行或控制在此描述的由存储器装置2000执行的任何操作 的电路(例如， 专用集成电路(ASIC)或现场可编程门阵列(FPGA)。 0022 X解码器121由控制逻辑126控制， 并根据行地址驱动存储器单元阵列2100中的至 少一条字线WL。 0023 。

27、电压生成器125由控制逻辑126控制， 以生成编程操作、 读取操作或擦除操作所需 的一个或多个电压， 并将生成的电压提供给由X解码器121选择的一个或多个行。 0024 寄存器128由控制逻辑126控制并且是存储从存储器控制器1000输入的信息的空 间， 并可包括多个锁存器。 例如， 寄存器128可对读取电压(和/或参考电压)信息进行分组并 以表格的形式存储信息。 0025 页缓冲器123由控制逻辑126控制， 并根据操作模式(例如， 读取操作或编程操作) 作为感测放大器或写入驱动器进行操作。 0026 I/O焊盘127和I/O缓冲器124可用作外部装置(例如， 存储器控制器1000或主机)与。

28、 非易失性存储器装置2000之间交换的数据的I/O路径。 I/O焊盘127通过存储器系统总线800 连接到存储器控制器1000。 数据DATA和/或命令CMD可经由I/O焊盘127和存储器系统总线 800， 从存储器装置2000被输出到存储器控制器1000， 或者在存储器装置2000从存储器控制 器1000被接收。 0027 返回图1， 存储器控制器1000可包括微处理器111、 只读存储器(ROM)113、 随机存取 存储器(RAM)112、 编码器1100、 解码器1200、 存储器接口116和控制器总线118。 存储器控制 器1000的元件111至116可通过控制器总线118彼此电连接。。

29、 0028 微处理器111控制包括存储器控制器1000的存储器系统900的整体操作。 微处理器 111是通过生成控制信号来控制其他元件的电路。 当向存储器系统900供电时， 微处理器111 在RAM 112上驱动用于操作存储器系统900(例如， 存储在ROM 113中)的固件， 从而控制存储 器系统900的整体操作。 根据本发明构思的实施例， 微处理器111还可发出用于控制存储器 控制器1000的其他元件的操作的步骤， 其中， 其他元件包括例如ROM 113、 RAM 112、 编码器 1100、 解码器1200、 存储器接口116和控制器总线118中的一些或全部。 根据本发明构思的实 施例，。

30、 在此描述的由存储器控制器1000执行的任何操作可由微处理器111执行， 或者在微处 说明书 3/10 页 8 CN 111261212 A 8 理器111的控制下执行， 例如， 通过微处理器驱动上述固件来执行。 0029 虽然存储器系统900的驱动固件代码存储在ROM 113中， 但是本发明构思的一个或 多个示例实施例不限于此。 固件代码还可存储在非易失性存储器系统900的除ROM 113之外 的部分中。 因此， 微处理器111的控制或介入不仅可包括微处理器111的直接控制， 还可包括 作为由微处理器111驱动的软件的固件的介入。 0030 可选择地， 微处理器111可以是在硬件方面被物理编。

31、程以执行或控制在此描述的 由存储器控制器1000执行的任何操作的电路(例如， ASIC或FPGA)。 0031 作为用作缓冲器的存储器的RAM 112可存储从主机或微处理器111输入的初始命 令、 数据和各种变量， 或者从非易失性存储器装置2000输出的数据。 RAM 112可存储输入到 非易失性存储器装置2000和从非易失性存储器装置2000输出的数据以及各种参数和变量。 根据本发明构思的至少一些示例实施例， RAM 112可存储指令队列， 其中， 指令队列包括待 处理的存储器装置访问指令(例如， 针对存储器装置2000的数据读取请求和数据写入请求) 的列表。 0032 存储器接口116可用。

32、作存储器控制器1000与非易失性存储器装置2000之间的接 口。 存储器接口116经由存储器系统总线800连接到非易失性存储器装置2000的I/O焊盘 127， 并可经由存储器系统总线800与I/O焊盘127交换数据。 此外， 存储器接口116可创建适 合于非易失性存储器装置2000的命令， 并将创建的命令提供给非易失性存储器装置2000的 I/O焊盘127。 存储器接口116提供将由非易失性存储器装置2000执行的命令和非易失性存 储器装置2000的地址ADD。 0033 根据本发明构思的实施例， 解码器1200可以是纠错码(ECC)解码器， 并且编码器 1100可以是ECC编码器。 根据本。

33、发明构思的实施例， 解码器1200和编码器1100执行错误位校 正(error bit correction)。 编码器1100可通过在数据被提供给非易失性存储器装置2000 之前对数据执行纠错编码来生成添加有一个或多个奇偶校验和/或冗余位的数据。 一个或 多个奇偶校验和/或冗余位可存储在非易失性存储器装置2000中。 0034 编码器1100和解码器1200中的每个可包括纠错电路、 系统或装置。 0035 图2是根据实施例的存储器系统200的框图。 0036 参照图2， 存储器系统200包括控制器210和存储器装置2000。 控制器210包括范围 分配和编程顺序块211、 统计单元校正块21。

34、2、 递增步长脉冲编程(incremental step pulse programming， ISPP)调谐器和纠错码(ECC)编码器块213、 贝叶斯估计块214、 滤波器块215和 ECC解码器块216。 0037 范围分配和编程顺序块211接收可以是二进制向量的初始数据DATA， 并将初始数 据DATA转换为针对存储器装置2000的每个存储器单元的每个层级的阈值电压VT的范围， 以 平衡每个层级之间的等量错误。 例如， 第一组存储器单元可各自具有针对每个层级的阈值 电压VT的第一范围(即， -3伏(V)至5.5V)， 以对应于初始数据DATA的比特 0 。 第二组存储器 单元可各自具有。

35、针对每个层级的阈值电压VT的第二范围(即， 9V至10V)， 以对应于初始数据 DATA的比特 “1” 。 0038 范围分配和编程顺序块211还基于每个存储器单元的字线与它周围环境之间的干 扰来确定针对每个存储器单元的每个层级的阈值电压VT的范围。 干扰可表示噪声并且由如 图2中所示的术语 “NAND” 指示。 干扰可以是针对存储器装置2000的每条字线的预定值。 可选 说明书 4/10 页 9 CN 111261212 A 9 择地， 干扰可通过机器学习来确定。 0039 范围分配和编程顺序块211还确定以编程阶段的顺序对存储器装置2000的哪组 (哪些组)存储器单元单独进行编程， 以使单。

36、元间耦合(cell-to-cell coupling)最小化。 也 就是说， 范围分配和编程顺序块211基于每条位线中的单元间干扰(inter-cell interference)、 每条字线中的验证就绪干扰(ready-for-verify interference)以及z轴 上的柱干扰(pillar interference)来确定多组存储器单元被编程的顺序， 以减轻这样的 干扰。 干扰可由如图2中所示的术语 “NAND” 指示， 并且可以是预定值。 可选择地， 可通过机器 学习来确定干扰。 例如， 为了减少干扰， 可在各自具有针对每个层级的阈值电压VT的更高层 级范围的第二组存储器单元之。

37、前， 对各自具有针对每个层级的阈值电压VT的中间层级范围 的第一组存储器单元进行编程。 0040 统计单元校正块212基于从存储器装置2000接收的读取参考READ REF来确定存储 器装置2000的每个存储器单元的每个层级的实际阈值电压VT。 读取参考READ REF指示至少 一个存储器单元的至少一个层级的阈值电压VT的正向移动或增大， 以及施加到每个存储器 单元的每个层级的先前编程脉冲。 统计单元校正块212还确定施加到每个存储器单元的每 个层级的编程脉冲之间的至少一个存储器单元的至少一个层级的阈值电压VT的负向移动 或减小(即， 保留率(retention rate)。 正向移动可能是由。

38、于写入脉冲或干扰， 而负向移动 可能是由于泄漏或保留现象。 读取参考READ REF可以是作为将每个存储器单元的每个层级 的实际电压阈值VT与参考值进行比较的结果的二进制向量。 0041 统计单元校正块212基于确定的存储器装置2000的每个存储器单元的每个层级的 实际阈值电压VT以及由范围分配和编程顺序块211确定的针对每个存储器单元的每个层级 的阈值电压VT的范围， 来进一步确定将要施加到存储器装置2000的至少一个存储器单元的 至少一个层级的附加编程脉冲， 其中， 附加编程脉冲被预测以用于对多个实际阈值电压VT 分别进行移位。 以这种方式， 统计单元校正块212确定附加编程脉冲是否被添加。

39、到每个存储 器单元的每个层级， 使得每个层级超过它的阈值电压VT的范围。 统计单元校正块212还可基 于由范围分配和编程顺序块211确定的多组存储器单元被编程的顺序来进一步计算将被施 加到至少一个存储器单元的至少一个层级的附加编程脉冲。 0042 ISPP调谐器和ECC编码器块213基于验证信号VERIFY和由统计单元校正块212确定 的各个附加编程脉冲， 来确定将被施加到存储器装置2000的每个存储器单元的每个层级的 ISPP脉冲的幅度， 以实现最小误码率(BER)。 验证信号VERIFY从存储器装置2000被接收， 并 指示每个存储器单元的每个层级是否达到确定的阈值电压VT的范围。 004。

40、3 ISPP调谐器和ECC编码器块213还对将被施加到存储器装置2000的每个存储器单 元的每个层级的ISPP脉冲的确定的幅度执行ECC编码。 然后， ISPP调谐器和ECC编码器块213 将ECC编码的ISPP脉冲的幅度施加到每个存储器单元的每个层级。 0044 贝叶斯估计块214对从存储器装置2000接收的数据执行贝叶斯估计， 以从数据去 除噪声。 贝叶斯估计块214可基于从存储器装置2000接收的读取参考READ REF来执行贝叶 斯估计。 0045 滤波器块215对执行了贝叶斯估计的数据进行滤波， 以从数据去除位冗余。 例如， 滤波器块215可包括卡尔曼滤波器或维纳滤波器。 滤波器块2。

41、15可基于从存储器装置2000接 收的读取参考READ REF来对执行了贝叶斯估计的数据进行滤波。 说明书 5/10 页 10 CN 111261212 A 10 0046 ECC解码器块216对滤波后的数据执行ECC解码， 以重新生成初始数据DATA。 0047 控制器210可执行数据的周期性读取和编程(即， 数据刷新)， 存储器系统200可使 用与电源的恒定连接。 0048 根据实施例， 存储器系统200实现了例如每存储器单元64层级的可靠存储。 存储器 系统200具有硬盘驱动器(HDD)的位成本和性能， 还具有优于HDD的功耗、 形状因子和固态可 靠性。 此外， 存储器系统200实现比传。

42、统存储器系统的误码率(BER)小的误码率， 从而使用现 有ECC解决方案实现软判决(SD)解码。 0049 图3是根据实施例的控制存储器装置的方法300的流程图。 0050 参照图3， 方法300可由图2的存储器系统200执行。 0051 在操作310中， 范围分配和编程顺序块211确定针对存储器装置2000的每个存储器 单元的每个层级的阈值电压VT的范围。 详细地， 范围分配和编程顺序块211接收初始数据 DATA， 并将初始数据DATA转换为针对每个层级的阈值电压VT的范围， 以平衡每个层级之间 的等量错误， 其中， 初始数据DATA可以是二进制向量。 范围分配和编程顺序块211还基于每 。

43、个存储器单元的字线与它周围环境之间的干扰来确定针对每个存储器单元的每个层级的 阈值电压VT的范围。 0052 在操作320中， 范围分配和编程顺序块211确定多组存储器单元被编程的顺序。 详 细地讲， 范围分配和编程顺序块211确定以编程阶段的顺序对存储器装置2000的哪组(哪些 组)存储器单元单独进行编程， 以使单元间耦合最小化。 也就是说， 范围分配和编程顺序块 211基于每条位线中的单元间干扰、 每条字线中的验证就绪干扰以及z轴上的柱干扰， 来确 定多组存储器单元被编程的顺序， 以减轻这样的干扰。 0053 在操作330中， 统计单元校正块212对由范围分配和编程顺序块211确定的针对每。

44、 个存储器单元的每个层级的阈值电压VT的范围执行统计单元校正。 详细地讲， 统计单元校 正块212基于从存储器装置2000接收的读取参考READ REF确定存储器装置2000的每个存储 器单元的每个层级的实际阈值电压VT。 读取参考READ REF指示至少一个存储器单元的至少 一个层级的阈值电压VT的正向移动或增大以及施加到每个存储器单元的每个层级的先前 编程脉冲。 统计单元校正块212还确定施加到每个存储器单元的每个层级的编程脉冲之间 的至少一个存储器单元的至少一个层级的阈值电压VT的负向移动或减小(即， 保留率)。 0054 统计单元校正块212还基于确定的存储器装置2000的每个存储器单。

45、元的每个层级 的实际阈值电压VT、 确定的每个层级的阈值电压VT的负向移动以及由范围分配和编程顺序 块211确定的针对每个存储器单元的每个层级的阈值电压VT的范围， 确定将被施加到存储 器装置2000的至少一个存储器单元的至少一个层级的附加编程脉冲， 其中， 附加编程脉冲 被预测以用于对多个实际阈值电压VT分别进行移位。 以这种方式， 统计单元校正块212确定 是否将附加编程脉冲添加到每个存储器单元的每个层级， 使得每个层级超过它的阈值电压 VT的范围。 统计单元校正块212还可基于由范围分配和编程顺序块211确定的多组存储器单 元被编程的顺序， 来进一步计算将被施加到至少一个存储器单元的至少。

46、一个层级的附加编 程脉冲。 0055 在操作340中， ISPP调谐器和ECC编码器块213基于验证信号VERIFY和由统计单元 校正块212确定的各个附加编程脉冲， 来确定将被施加到存储器装置2000的每个存储器单 元的每个层级的ISPP脉冲的幅度， 以实现最小误码率(BER)。 验证信号VERIFY从存储器装置 说明书 6/10 页 11 CN 111261212 A 11 2000被接收， 并指示每个存储器单元的每个层级是否达到它的阈值电压VT的范围。 0056 在操作350中， ISPP调谐器和ECC编码器块213对将被施加到存储器装置2000的每 个存储器单元的每个层级的ISPP脉冲。

47、的确定的幅度执行ECC编码。 然后， ISPP调谐器和ECC 编码器块213将ECC编码的ISPP脉冲的幅度施加到每个存储器单元的每个层级。 0057 在操作360中， 贝叶斯估计块214对从存储器装置2000接收的数据执行贝叶斯估 计， 以从数据去除噪声。 贝叶斯估计块214可基于从存储器装置2000接收的读取参考READ REF来执行贝叶斯估计。 0058 在操作370中， 滤波器块215对执行了贝叶斯估计的数据进行滤波， 以从数据去除 位冗余。 例如， 滤波器块215可包括卡尔曼滤波器或维纳滤波器。 滤波器块215可基于从存储 器装置2000接收的读取参考READ REF来对执行了贝叶斯。

48、估计的数据进行滤波。 0059 在操作380中， ECC解码器块216对滤波后的数据执行ECC解码， 以重新生成初始数 据DATA。 0060 根据实施例， 存储器系统200的方法300实现每存储器单元多个层级(例如， 64个层 级)的可靠存储。 与传统存储器系统相比， 存储器系统200的方法300进一步减小BER。 0061 图4是根据实施例的存储器系统400的框图。 0062 参照图4， 存储器系统400包括控制器410和存储器装置2000。 控制器410包括ECC编 码器块411、 约束信道编码器块412、 SSL/块信号滤波器块413、 字线信号滤波器块414、 强化 学习反馈块415。

49、、 干扰连续消除块416、 约束信道解码器块417、 ECC解码器块418和神经网络 解码器块419。 0063 ECC编码器块411接收块大小数据矩阵(BDM)， 并对块大小数据矩阵执行ECC编码以 生成编码矩阵(EM)。 0064 在使用一个或多个脉冲对存储器装置2000进行编程之前， 约束信道编码器块412 从存储器装置2000接收下一字线(WL)读取(NWR)， 并基于下一字线读取对编码矩阵执行约 束信道编码， 以生成约束向量(CV)。 0065 SSL/块信号滤波器块413从字线信号滤波器块414接收误差统计向量(ESV)， 并从 强化学习反馈块415接收块策略(BP)。 块策略包括。

50、针对存储器装置2000的存储器块的选项， 所述存储器块包括目标WL位置， 一个或多个脉冲可在目标WL位置被编程。 SSL/块信号滤波 器块413还基于误差统计向量和块策略对约束向量执行SSL/块信号滤波， 以生成针对包括 目标WL位置的存储器块的块编程顺序(BPO)。 0066 字线信号滤波器块414生成误差统计向量(ESV)并从强化学习反馈块415接收WL策 略(WLP)。 WL策略包括针对禁止向量和将被施加到目标WL位置的脉冲的选项。 字线信号滤波 器块414还基于WL策略对块编程顺序执行字线信号滤波， 以生成针对目标WL位置的WL编程 顺序(WPO)， WL编程顺序包括禁止向量和将被施加。