半导体器件.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 201910796473.X (22)申请日 2019.08.27 (30)优先权数据 10-2018-0153937 2018.12.03 KR (71)申请人 爱思开海力士有限公司 地址 韩国京畿道 (72)发明人 金雄来郭明均李承燻 (74)专利代理机构 北京弘权知识产权代理事务 所(普通合伙) 11363 代理人 许伟群周晓雨 (51)Int.Cl. G11C 7/12(2006.01) (54)发明名称 半导体器件 (57)摘要 本发明公开了一种半导体器件。 半导体器件。

2、 包括输入/输出I/O控制信号发生电路、 管道电路 和自动预充电信号发生电路。 I/O控制信号发生 电路产生输入控制信号、 输出控制信号和内部输 出控制信号。 管道电路基于输入控制信号来锁存 内部命令/地址信号， 以及输出被锁存的内部命 令/地址信号作为锁存信号。 自动预充电信号发 生电路从锁存信号和内部锁存信号来产生自动 预充电信号。 权利要求书4页 说明书24页 附图14页 CN 111261207 A 2020.06.09 CN 111261207 A 1.一种半导体器件， 包括： 输入/输出I/O控制信号发生电路， 其被配置为基于存储体模式和突发长度来产生输入 控制信号、 输出控制信号。

3、和内部输出控制信号； 管道电路， 其被配置为基于所述输入控制信号来锁存内部命令/地址信号， 以及被配置 为： 基于所述输出控制信号来输出被锁存的内部命令/地址信号作为锁存信号， 以及基于所 述内部输出控制信号来输出被锁存的内部命令/地址信号作为内部锁存信号； 以及 自动预充电信号发生电路， 其被配置为基于所述存储体模式和所述突发长度来从所述 锁存信号和所述内部锁存信号产生自动预充电信号。 2.根据权利要求1所述的半导体器件， 其中， 在存储体组模式中， 所述输入/输出I/O控 制信号发生电路产生所述内部输出控制信号， 在所述存储体组模式中在冒泡时段之前和之 后执行列操作， 以及 其中， 所述冒。

4、泡时段是其他列操作的持续时间。 3.根据权利要求2所述的半导体器件， 其中， 如果在所述存储体组模式中和在非存储体 组模式中在没有所述冒泡时段的情况下执行列操作， 则所述输入/输出I/O控制信号发生电 路禁止所述内部输出控制信号的产生。 4.根据权利要求1所述的半导体器件， 其中， 所述输入/输出I/O控制信号发生电路基于 写入信号来产生写入输入控制信号， 以及基于写入标志和内部写入标志来产生写入输出控 制信号和内部写入输出控制信号。 5.根据权利要求4所述的半导体器件， 其中， 通过将所述写入信号延迟根据写入潜伏时间而设置的时段来产生所述写入标 志； 以及 其中， 通过将所述写入标志延迟根据。

5、所述突发长度而设置的时段来产生所述内部写入 标志。 6.根据权利要求4所述的半导体器件， 其中， 所述写入输入控制信号包括第一写入输入控制信号和第二写入输入控制信号； 以及 其中， 所述输入/输出I/O控制信号发生电路包括写入输入控制信号发生电路， 所述写 入输入控制信号发生电路被配置为： 每当所述写入信号产生时， 顺序地且反复地产生所述 第一写入输入控制信号和所述第二写入输入控制信号。 7.根据权利要求4所述的半导体器件， 其中， 所述写入输出控制信号包括第一写入输出控制信号和第二写入输出控制信号； 以及 其中， 所述输入/输出I/O控制信号发生电路包括写入输出控制信号发生电路， 所述写 入。

6、输出控制信号发生电路被配置为： 每当所述写入标志产生时， 顺序地且反复地产生所述 第一写入输出控制信号和所述第二写入输出控制信号。 8.根据权利要求4所述的半导体器件， 其中， 所述内部写入输出控制信号包括第一内部写入输出控制信号和第二内部写入输 出控制信号； 以及 其中， 所述输入/输出I/O控制信号发生电路包括内部写入输出控制信号发生电路， 所 权利要求书 1/4 页 2 CN 111261207 A 2 述内部写入输出控制信号发生电路被配置为： 在存储体组模式中执行写入操作的情况下， 每当所述内部写入标志产生时， 顺序地且反复地产生所述第一内部写入输出控制信号和所 述第二内部写入输出控制。

7、信号， 在所述存储体组模式中在冒泡时段之前和之后执行列操 作， 以及 其中， 所述冒泡时段是其他列操作的持续时间。 9.根据权利要求4所述的半导体器件， 其中， 所述管道电路与所述写入输入控制信号同步以锁存所述内部命令/地址信号； 以 及 其中， 所述管道电路与所述写入输出控制信号同步， 以输出被锁存的内部命令/地址信 号作为写入锁存信号， 并且所述管道电路与所述内部写入输出控制信号同步， 以输出被锁 存的内部命令/地址信号作为内部写入锁存信号。 10.根据权利要求9所述的半导体器件， 其中， 在存储体组模式中， 所述自动预充电信号 发生电路基于所述内部写入锁存信号来产生写入自动预充电信号， 。

8、在所述存储体组模式中 在冒泡时段之前和之后执行列操作。 11.根据权利要求10所述的半导体器件， 其中， 如果所述半导体器件离开所述存储体组 模式， 则所述自动预充电信号发生电路基于所述写入锁存信号来产生所述写入自动预充电 信号。 12.根据权利要求9所述的半导体器件， 其中， 所述自动预充电信号发生电路包括： 选择信号发生电路， 其被配置为基于所述写入输出控制信号和所述内部写入输出控制 信号来产生写入选择信号和内部写入选择信号； 预充电信号发生电路， 其被配置为基于所述写入选择信号和所述内部写入选择信号， 从所述写入锁存信号和所述内部写入锁存信号产生预充电信号和内部预充电信号； 以及 自动预。

9、充电信号输出电路， 其被配置为基于所述预充电信号和所述内部预充电信号来 产生写入自动预充电信号。 13.根据权利要求1所述的半导体器件， 其中， 所述输入控制信号包括读取输入控制信号； 其中， 所述输出控制信号包括读取输出控制信号； 其中， 所述内部输出控制信号包括内部读取输出控制信号； 以及 其中， 所述输入/输出I/O控制信号发生电路基于读取信号来产生所述读取输入控制信 号， 以及基于读取标志和内部读取标志来产生所述读取输出控制信号和所述内部读取输出 控制信号。 14.根据权利要求13所述的半导体器件， 其中， 所述管道电路与所述读取输入控制信号同步以锁存所述内部命令/地址信号； 以 及 。

10、其中， 所述管道电路与所述读取输出控制信号同步， 以输出被锁存的内部命令/地址信 号作为读取锁存信号， 并且所述管道电路与所述内部读取输出控制信号同步， 以输出被锁 存的内部命令/地址信号作为内部读取锁存信号。 15.根据权利要求14所述的半导体器件， 其中， 在存储体组模式中， 所述自动预充电信号发生电路基于所述内部读取锁存信号 权利要求书 2/4 页 3 CN 111261207 A 3 来产生读取自动预充电信号， 在所述存储体组模式中在冒泡时段之前和之后执行列操作； 以及 其中， 如果所述半导体器件离开所述存储体组模式， 则所述自动预充电信号发生电路 基于所述读取锁存信号来产生所述读取自。

11、动预充电信号。 16.一种半导体器件， 包括： 输入/输出I/O控制信号发生电路， 其被配置为基于写入信号来产生写入输入控制信 号， 以及被配置为基于写入标志和内部写入标志来产生写入输出控制信号和内部写入输出 控制信号； 管道电路， 其被配置为与所述写入输入控制信号同步以锁存内部命令/地址信号， 以及 被配置为与所述写入输出控制信号同步， 以输出被锁存的内部命令/地址信号作为写入锁 存信号， 以及被配置为与所述内部写入输出控制信号同步， 以输出被锁存的内部命令/地址 信号作为内部写入锁存信号； 以及 自动预充电信号发生电路， 其被配置为： 在存储体组模式中， 基于所述内部写入锁存信 号来产生写。

12、入自动预充电信号， 在所述存储体组模式中在冒泡时段之前和之后执行列操 作； 以及被配置为： 当所述半导体器件转变到不同的存储体模式时， 基于所述写入锁存信号 来产生所述写入自动预充电信号。 17.根据权利要求16所述的半导体器件， 其中， 在所述存储体组模式中， 所述输入/输出 I/O控制信号发生电路产生所述内部写入输出控制信号， 以及 其中， 所述冒泡时段是其他列操作的持续时间。 18.根据权利要求17所述的半导体器件， 其中， 所述内部写入输出控制信号包括第一内部写入输出控制信号和第二内部写入输 出控制信号； 以及 其中， 所述输入/输出I/O控制信号发生电路包括内部写入输出控制信号发生电。

13、路， 所 述内部写入输出控制信号发生电路被配置为： 每当所述内部写入标志产生时， 顺序地且反 复地产生所述第一内部写入输出控制信号和所述第二内部写入输出控制信号。 19.根据权利要求16所述的半导体器件， 其中， 所述输入/输出I/O控制信号发生电路基于读取信号来产生读取输入控制信号， 以及基于读取标志和内部读取标志来产生读取输出控制信号和内部读取输出控制信号； 其中， 所述管道电路与所述读取输入控制信号同步， 以锁存所述内部命令/地址信号， 以及与所述读取输出控制信号同步， 以输出被锁存的内部命令/地址信号作为读取锁存信 号， 以及与所述内部读取输出控制信号同步， 以输出被锁存的内部命令/地。

14、址信号作为内部 读取锁存信号； 以及 其中， 所述自动预充电信号发生电路基于所述读取锁存信号和所述内部读取锁存信号 来产生读取自动预充电信号。 20.一种半导体器件， 包括： 输入/输出I/O控制信号发生电路， 其被配置为基于读取信号来产生读取输入控制信 号， 以及被配置为基于读取标志和内部读取标志来产生读取输出控制信号和内部读取输出 控制信号； 管道电路， 其被配置为与所述读取输入控制信号同步以锁存内部命令/地址信号， 以及 权利要求书 3/4 页 4 CN 111261207 A 4 被配置为与所述读取输出控制信号同步， 以输出被锁存的内部命令/地址信号作为读取锁 存信号， 以及被配置为与。

15、所述内部读取输出控制信号同步， 以输出被锁存的内部命令/地址 信号作为内部读取锁存信号； 以及 自动预充电信号发生电路， 其被配置为： 在存储体组模式中， 基于所述内部读取锁存信 号来产生读取自动预充电信号， 在所述存储体组模式中在冒泡时段之前和之后执行列操 作； 以及被配置为： 如果所述半导体器件转变到不同的存储体模式， 基于所述读取锁存信号 来产生所述读取自动预充电信号。 权利要求书 4/4 页 5 CN 111261207 A 5 半导体器件 0001 相关申请的交叉引用 0002 本申请要求于2018年12月3日提交的申请号为10-2018-0153937的韩国专利申请 的优先权， 其。

16、全部内容通过引用合并于此。 技术领域 0003 本公开的实施例涉及执行自动预充电操作的半导体器件。 背景技术 0004 半导体器件执行写入操作以用于将数据储存到单元阵列中， 或者执行读取操作以 用于输出储存在单元阵列中的数据。 如果执行写入操作或者读取操作， 则半导体器件可以 在接收或输出具有一个或多个比特位的数据之后执行自动预充电操作， 所述比特位的数量 根据突发长度来设置。 发明内容 0005 根据一个实施例， 一种半导体器件包括输入/输出(I/O)控制信号发生电路、 管道 电路和自动预充电信号发生电路。 I/O控制信号发生电路基于存储体模式和突发长度来产 生输入控制信号、 输出控制信号和。

17、内部输出控制信号。 管道电路基于输入控制信号来锁存 内部命令/地址信号， 以及基于输出控制信号来输出被锁存的内部命令/地址信号作为锁存 信号， 以及基于内部输出控制信号来输出被锁存的内部命令/地址信号作为内部锁存信号。 自动预充电信号发生电路基于存储体模式和突发长度来从锁存信号和内部锁存信号产生 自动预充电信号。 0006 根据另一实施例， 一种半导体器件包括输入/输出(I/O)控制信号发生电路、 管道 电路和自动预充电信号发生电路。 I/O控制信号发生电路基于写入信号来产生写入输入控 制信号， 以及基于写入标志和内部写入标志来产生写入输出控制信号和内部写入输出控制 信号。 管道电路与写入输入。

18、控制信号同步以锁存内部命令/地址信号， 以及与写入输出控制 信号同步， 以输出被锁存的内部命令/地址信号作为写入锁存信号， 并且被配置为与内部写 入输出控制信号同步以输出被锁存的内部命令/地址信号作为内部写入锁存信号。 在存储 体组模式中， 自动预充电信号发生电路基于内部写入锁存信号来产生写入自动预充电信 号， 在所述存储体组模式中在冒泡时段之前和之后执行列操作， 并且如果半导体器件转变 到不同的存储体模式， 则自动预充电信号发生电路基于写入锁存信号来产生写入自动预充 电信号。 0007 根据又一实施例， 一种半导体器件包括输入/输出(I/O)控制信号发生电路、 管道 电路和自动预充电信号发生。

19、电路。 I/O控制信号发生电路基于读取信号来产生读取输入控 制信号， 以及基于读取标志和内部读取标志来产生读取输出控制信号和内部读取输出控制 信号。 管道电路与读取输入控制信号同步， 以锁存内部命令/地址信号， 以及与读取输出控 制信号同步， 以输出被锁存的内部命令/地址信号作为读取锁存信号， 并且被配置为与内部 说明书 1/24 页 6 CN 111261207 A 6 读取输出控制信号同步， 以输出被锁存的内部命令/地址信号作为内部读取锁存信号。 在存 储体组模式中， 自动预充电信号发生电路基于内部读取锁存信号来产生读取自动预充电信 号， 在所述存储体组模式中在冒泡时段之前和之后执行列操作。

20、； 并且如果半导体器件转变 到不同的存储体模式， 则基于读取锁存信号来产生读取自动预充电信号。 附图说明 0008 图1是示出根据本公开的实施例的半导体器件的配置的框图。 0009 图2是示出了图1的半导体器件中所包括的写入输入控制信号发生电路的示例的 电路图。 0010 图3示出了图1的半导体器件中所包括的读取输入控制信号发生电路的示例。 0011 图4示出了图1的半导体器件中所包括的写入输出控制信号发生电路的示例。 0012 图5示出了图1的半导体器件中所包括的内部写入输出控制信号发生电路的示例。 0013 图6示出了图1的半导体器件中所包括的读取输出控制信号发生电路的示例。 0014 图。

21、7示出了图1的半导体器件中所包括的内部读取输出控制信号发生电路的示例。 0015 图8是示出图1的半导体器件中所包括的第一写入管道组的示例的框图。 0016 图9是示出图8的第一写入管道组中所包括的第一写入管道的示例的电路图。 0017 图10是示出图1的半导体器件中所包括的第二写入管道组的示例的框图。 0018 图11是示出图1的半导体器件中所包括的读取管道组的示例的框图。 0019 图12是示出图1的半导体器件中所包括的自动预充电信号发生电路的示例的框 图。 0020 图13是示出图12的自动预充电信号发生电路中所包括的选择信号发生电路的示 例的电路图。 0021 图14是示出图12的自动。

22、预充电信号发生电路中所包括的预充电信号发生电路的 示例的电路图。 0022 图15示出了图12的自动预充电信号发生电路中所包括的自动预充电信号输出电 路的示例。 0023 图16是示出图1至图15中所示的半导体器件的操作的时序图。 0024 图17是示出采用图1中所示的半导体器件的电子系统的配置的框图。 具体实施方式 0025 以下将参考附图来描述本公开的各种实施例。 然而， 本文描述的实施例仅用于说 明目的， 并不旨在限制本公开的范围。 0026 包括多个存储体的半导体器件可以提供各种存储体模式， 诸如存储体组模式、 8存 储体模式和16存储体模式。 多个存储体可以构成存储体组。 例如， 四。

23、个存储体可以构成一个 存储体组。 在存储体组模式中， 可以通过一个命令来执行针对存储体组中所包括的一个存 储体的列操作。 在8存储体模式中， 可以通过一个命令来顺序地执行针对两个不同存储体组 中分别包括的两个存储体的列操作。 在16存储体模式中， 可以通过一个命令来顺序地执行 针对四个不同存储体组中分别包括的四个存储体的列操作。 在存储体组模式中， 可以分别 根据突发长度执行列操作。 例如， 如果在存储体组模式中突发长度被设置为 16 ， 则一次可 说明书 2/24 页 7 CN 111261207 A 7 以执行针对16比特位数据的列操作。 然而， 如果在存储体组模式中突发长度被设置为 32。

24、 ， 则可以首先执行针对16比特位数据的第一列操作， 并且可以在第一列操作终止时、 在经过 了冒泡时段(bubble period)之后执行针对其余的16比特位数据的第二列操作。 冒泡时段 可以是另一个存储体组的列操作的持续时间。 例如， 当在突发长度被设置为 32 的情况下 在存储体组模式中执行读取操作或写入操作时， 冒泡时段可以是这样的时间长度： 在针对 第一16比特位数据的列操作执行之后， 在该时间长度中执行针对第二16比特位数据的列操 作。 仅当在存储体组模式中突发长度被设置为 32 时才需要冒泡时段。 冒泡时段可以被设 置为用于执行针对16比特位数据的列操作的时间段。 在冒泡时段期间。

25、， 也可以是执行针对 另一存储体的列操作。 在这种情况下， 可以使用冒泡时段来顺序地执行针对多个存储体的 多个列操作。 0027 如图1中所示， 根据一个实施例的半导体器件1可以包括命令解码器2、 标志发生电 路3、 输入/输出(I/O)控制信号发生电路4、 管道电路5、 自动预充电信号发生电路6和自动预 充电控制电路7。 0028 命令解码器2可以将命令/地址信号CA解码以产生写入信号EWT和读取信号 ERT。 可以产生写入信号EWT以执行写入操作。 可以产生读取信号ERT以执行读取操作。 用于 产生写入信号EWT或读取信号ERT的命令/地址信号CA的逻辑电平组合可以根据实施 例而被设置得不。

26、同。 0029 标志发生电路3可以响应于写入信号EWT来产生写入标志WTTF和内部写入标志 IWTTF。 在写入信号EWT产生以执行写入操作之后且当经过了第一写入延迟时段时， 标志发 生电路3可以产生写入标志WTTF。 在写入信号EWT产生以执行写入操作之后且当经过了第二 写入延迟时段时， 标志发生电路3还可以产生内部写入标志IWTTF。 可以通过写入潜伏时间 来设置第一写入延迟时段。 可以通过写入潜伏时间和突发长度来设置第二写入延迟时段。 当在写入标志WTTF产生之后经过了写入标志延迟时段时， 可以产生内部写入标志IWTTF。 用 于产生内部写入标志IWTTF的写入标志延迟时段可以根据实施例。

27、而被设置得不同。 例如， 当 在存储体组模式中突发长度被设置为 32 的情况下， 写入标志延迟时段可以被设置为接收 32比特位数据以便执行写入操作所需的时段。 0030 标志发生电路3可以响应于读取信号ERT来产生读取标志RDTF和内部读取标志 IRDTF。 当在读取信号ERT产生以执行读取操作之后经过了第一读取延迟时段时， 标志发生 电路3可以产生读取标志RDTF。 当在读取信号ERT产生以执行读取操作之后经过了第二读取 延迟时段时， 标志发生电路3还可以产生内部读取标志IRDTF。 第一读取延迟时段可以根据 实施例而被设置得不同。 标志发生电路3可以与读取信号ERT同步地产生读取标志RDT。

28、F。 在 从读取标志RDTF产生的时间点开始经过了读取标志延迟时段之后， 可以产生内部读取标志 IRDTF。 用于产生内部读取标志IRDTF的读取标志延迟时段可以根据实施例而被设置得不 同。 例如， 当在存储体组模式中突发长度被设置为 32 的情况下， 读取标志延迟时段可以被 设置为接收32比特位数据以便执行读取操作所需的时段。 0031 I/O控制信号发生电路4可以基于写入信号EWT、 写入标志WTTF和内部写入标志 IWTTF来产生第一写入输入控制信号至第四写入输入控制信号WPIN、 第一写入输出控 制信号至第四写入输出控制信号WPOUT、 以及第一内部写入输出控制信号至第四内部 写入输出。

29、控制信号IWPOUT。 I/O控制信号发生电路4可以基于读取信号ERT、 读取标志 说明书 3/24 页 8 CN 111261207 A 8 RDTF和内部读取标志IRDTF来产生第一读取输入控制信号和第二读取输入控制信号RPIN、 第一读取输出控制信号和第二读取输出控制信号RPOUT、 以及第一内部读取输 出控制信号和第二内部读取输出控制信号IRPOUT。 I/O控制信号发生电路4可以包括 写入输入控制信号发生电路41、 读取输入控制信号发生电路42、 写入输出控制信号发生电 路43、 内部写入输出控制信号发生电路44、 读取输出控制信号发生电路45、 和内部读取输出 控制信号发生电路46。

30、。 0032 每当产生写入信号EWT时， 写入输入控制信号发生电路41可以顺序地且反复地产 生第一写入输入控制信号至第四写入输入控制信号WPIN。 例如， 如果第一次产生写入 信号EWT， 则写入输入控制信号发生电路41可以产生第一写入输入控制信号WPIN， 如果 第二次产生写入信号EWT， 则写入输入控制信号发生电路41可以产生第二写入输入控制信 号WPIN， 如果第三次产生写入信号EWT， 则写入输入控制信号发生电路41可以产生第三 写入输入控制信号WPIN， 如果第四次产生写入信号EWT， 则写入输入控制信号发生电路 41可以产生第四写入输入控制信号WPIN， 并且如果第五次产生写入信号。

31、EWT， 则写入输 入控制信号发生电路41可以产生第一写入输入控制信号WPIN， 并且依此类推。 稍后将参 考图2更全面地描述写入输入控制信号发生电路41的配置和操作。 0033 每当产生读取信号ERT时， 读取输入控制信号发生电路42可以交替地产生第一读 取输入控制信号和第二读取输入控制信号RPIN。 例如， 如果第一次产生读取信号ERT， 则读取输入控制信号发生电路42可以产生第一读取输入控制信号RPIN， 如果第二次产 生读取信号ERT， 则读取输入控制信号发生电路42可以产生第二读取输入控制信号RPIN， 并且如果第三次产生读取信号ERT， 则读取输入控制信号发生电路42可以产生第一读。

32、取 输入控制信号RPIN， 并且依此类推。 稍后将参考图3更全面地描述读取输入控制信号发 生电路42的配置和操作。 0034 每当产生写入标志WTTF时， 写入输出控制信号发生电路43可以顺序地且反复地产 生第一写入输出控制信号至第四写入输出控制信号WPOUT。 例如， 如果第一次产生写 入标志WTTF， 则写入输出控制信号发生电路43可以产生第一写入输出控制信号WPOUT， 如果第二次产生写入标志WTTF， 则写入输出控制信号发生电路43可以产生第二写入输出控 制信号WPOUT， 如果第三次产生写入标志WTTF， 则写入输出控制信号发生电路43可以产 生第三写入输出控制信号WPOUT， 如果。

33、第四次产生写入标志WTTF， 则写入输出控制信号 发生电路43可以产生第四写入输出控制信号WPOUT， 并且如果第五次产生写入标志 WTTF， 则写入输出控制信号发生电路43可以产生第一写入输出控制信号WPOUT， 并且依 此类推。 稍后将参考图4更全面地描述写入输出控制信号发生电路43的配置和操作。 0035 内部写入输出控制信号发生电路44可以基于操作模式信号4BG和突发操作模式信 号4BG_BL32从内部写入标志IWTTF产生第一内部写入输出控制信号至第四内部写入输出控 制信号IWPOUT。 操作模式信号4BG可以包括关于半导体器件1是否进入存储体组模式 的信息。 突发操作模式信号4BG。

34、_BL32可以包括关于在存储体组模式中是否以突发长度 32 来执行写入操作的信息。 当在存储体组模式中以突发长度 32 来执行写入操作的情况下， 每当产生内部写入标志IWTTF时， 内部写入输出控制信号发生电路44可以顺序地且反复地 产生第一内部写入输出控制信号至第四内部写入输出控制信号IWPOUT。 例如， 如果第 一次产生内部写入标志IWTTF， 则内部写入输出控制信号发生电路44可以产生第一内部写 说明书 4/24 页 9 CN 111261207 A 9 入输出控制信号IWPOUT， 如果第二次产生内部写入标志IWTTF， 则内部写入输出控制信 号发生电路44可以产生第二内部写入输出控。

35、制信号IWPOUT， 如果第三次产生内部写入 标志IWTTF， 则内部写入输出控制信号发生电路44可以产生第三内部写入输出控制信号 IWPOUT， 如果第四次产生内部写入标志IWTTF， 则内部写入输出控制信号发生电路44可 以产生第四内部写入输出控制信号IWPOUT， 并且如果第五次产生内部写入标志IWTTF， 则内部写入输出控制信号发生电路44可以产生第一内部写入输出控制信号IWPOUT， 并 且依此类推。 稍后将参考图5更全面地描述内部写入输出控制信号发生电路44的配置和操 作。 0036 每当产生读取标志RDTF时， 读取输出控制信号发生电路45可以交替地产生第一读 取输出控制信号和第。

36、二读取输出控制信号RPOUT。 例如， 如果第一次产生读取标志 RDTF， 则读取输出控制信号发生电路45可以产生第一读取输出控制信号RPOUT， 如果第 二次产生读取标志RDTF， 则读取输出控制信号发生电路45可以产生第二读取输出控制信号 RPOUT， 并且如果第三次产生读取标志RDTF， 则读取输出控制信号发生电路45可以产生 第一读取输出控制信号RPOUT， 并且依此类推。 稍后将参考图6更全面地描述读取输出控 制信号发生电路45的配置和操作。 0037 内部读取输出控制信号发生电路46可以基于操作模式信号4BG和突发操作模式信 号4BG_BL32从内部读取标志IRDTF产生第一内部读。

37、取输出控制信号和第二内部读取输出控 制信号IRPOUT。 当在存储体组模式中以突发长度 32 来执行读取操作的情况下， 每当 产生内部读取标志IRDTF时， 内部读取输出控制信号发生电路46可以交替地产生第一内部 读取输出控制信号和第二内部读取输出控制信号IRPOUT。 例如， 如果第一次产生内部 读取标志IRDTF， 则内部读取输出控制信号发生电路46可以产生第一内部读取输出控制信 号IRPOUT， 如果第二次产生内部读取标志IRDTF， 则内部读取输出控制信号发生电路46 可以产生第二内部读取输出控制信号IRPOUT， 并且如果第三次产生内部读取标志 IRDTF， 则内部读取输出控制信号发。

38、生电路46可以产生第一内部读取输出控制信号IRPOUT， 并且依此类推。 稍后将参考图7更全面地描述内部读取输出控制信号发生电路46的配置 和操作。 0038 管道电路5可以基于第一写入输入控制信号至第四写入输入控制信号WPIN 来储存内部命令/地址信号ICAF， 并且可以基于第一写入输出控制信号至第四写入输出 控制信号WPOUT以及第一内部写入输出控制信号至第四内部写入输出控制信号 IWPOUT来输出所储存的内部命令/地址信号ICAF作为第一写入锁存信号AP_WR1、 第一内部写入锁存信号IAP_WR1、 第二写入锁存信号AP_WR2和第二内部写入锁存信号IAP_ WR2中的一个。 管道电路。

39、5还可以基于第一读取输入控制信号和第二读取输入控制信号RPIN 来储存内部命令/地址信号ICAF， 并且可以基于第一读取输出控制信号和第二读 取输出控制信号RPOUT或第一内部读取输出控制信号和第二内部读取输出控制信号 IRPOUT来输出所储存的内部命令/地址信号ICAF作为读取锁存信号AP_RD或内部 读取锁存信号IAP_RD。 0039 管道电路5可以包括第一写入管道组51、 第二写入管道组52和读取管道组53。 0040 第一写入管道组51可以基于第一写入输入控制信号和第二写入输入控制信号 WPIN来储存内部命令/地址信号ICAF， 并且可以基于第一写入输出控制信号和第 说明书 5/24。

40、 页 10 CN 111261207 A 10 二写入输出控制信号WPOUT来输出所储存的内部命令/地址信号ICAF作为第一写 入锁存信号AP_WR1、 或者可以基于第一内部写入输出控制信号和第二内部写入输出控制信 号IWPOUT来输出所储存的内部命令/地址信号ICAF作为第一内部写入锁存信号 IAP_WR1。 稍后将参考图8和图9更全面地描述第一写入管道组51的配置和操作。 0041 第二写入管道组52可以基于第三写入输入控制信号和第四写入输入控制信号 WPIN来储存内部命令/地址信号ICAF， 并且可以基于第三写入输出控制信号和第 四写入输出控制信号WPOUT来输出所储存的内部命令/地址信。

41、号ICAF作为第二写 入锁存信号AP_WR2、 或者可以基于第三内部写入输出控制信号和第四内部写入输出控制信 号IWPOUT来输出所储存的内部命令/地址信号ICAF作为第二内部写入锁存信号 IAP_WR2。 稍后将参考图10更全面地描述第二写入管道组52的配置和操作。 0042 读取管道组53可以基于第一读取输入控制信号和第二读取输入控制信号RPIN来储存内部命令/地址信号ICAF， 并且可以基于第一读取输出控制信号和第二读取输 出控制信号RPOUT来输出所储存的内部命令/地址信号ICAF作为读取锁存信号AP_ RD、 或者可以基于第一内部读取输出控制信号和第二内部读取输出控制信号IRPOUT。

42、 来输出所储存的内部命令/地址信号ICAF作为内部读取锁存信号IAP_RD。 稍后将参考图 11更全面地描述读取管道组53的配置和操作。 0043 自动预充电信号发生电路6可以基于写入标志WTTF、 内部写入标志IWTTF、 读取标 志RDTF、 内部读取标志IRDTF、 操作模式信号4BG、 第一写入输出控制信号至第四写入输出控 制信号WPOUT、 第一内部写入输出控制信号至第四内部写入输出控制信号IWPOUT、 第一读取输出控制信号和第二读取输出控制信号RPOUT、 第一内部读取输出控制信 号和第二内部读取输出控制信号IRPOUT、 第一突发模式信号BL16和第二突发模式信 号BL32， 。

43、从第一写入锁存信号AP_WR1、 第一内部写入锁存信号IAP_WR1、 第二写入锁存信号 AP_WR2、 第二内部写入锁存信号IAP_WR2、 读取锁存信号AP_RD和内部读取锁存信号IAP_RD 来产生写入自动预充电信号AP_WRE或读取自动预充电信号AP_RDE。 稍后将参考图12至图15 更全面地描述自动预充电信号发生电路6的配置和操作。 0044 自动预充电控制电路7可以基于写入自动预充电信号AP_WRE、 读取自动预充电信 号AP_RDE和存储体地址BA来执行自动预充电操作。 如果产生写入自动预充电信号AP_ WRE， 则自动预充电控制电路7可以在由存储体地址BA选择的单元阵列的写入。

44、操作之 后执行自动预充电操作。 如果产生读取自动预充电信号AP_RDE， 则自动预充电控制电路7可 以在由存储体地址BA选择的单元阵列的读取操作之后执行自动预充电操作。 0045 参考图2， 写入输入控制信号发生电路41可以包括写入输入延迟电路211、 写入输 入时钟发生电路212、 第一写入输入锁存器213、 第一写入输入控制信号输出电路214、 第二 写入输入锁存器215、 第二写入输入控制信号输出电路216、 第三写入输入锁存器217、 第三 写入输入控制信号输出电路218、 第四写入输入锁存器219、 第四写入输入控制信号输出电 路220和第五写入输入锁存器221。 0046 写入输入。

45、延迟电路211可以将写入信号EWT延迟以产生延迟写入信号EWTd。 写入输 入时钟发生电路212可以从延迟写入信号EWTd产生写入输入时钟信号WICLK。 写入输入时钟 发生电路212可以将延迟写入信号EWTd延迟以产生写入输入时钟信号WICLK。 用于将写入信 号EWT延迟的写入输入延迟电路211的延迟时间和用于将延迟写入信号EWTd延迟的写入输 说明书 6/24 页 11 CN 111261207 A 11 入时钟发生电路212的延迟时间可以根据实施例而被设置得不同。 可以在从写入信号EWT产 生的时间点开始经过了写入输入延迟电路211和写入输入时钟发生电路212的延迟时间之 后， 产生写。

46、入输入时钟信号WICLK。 0047 可以使用具有输出端子Q的D触发器来实现第一写入输入锁存器213， 如果复位信 号RST产生， 则所述输出端子Q被初始化为具有逻辑 “高” 电平。 复位信号RST可以被产生为包 括具有逻辑 “高” 电平的脉冲以执行初始化操作。 如果通过在初始化操作之后第一次产生的 写入输入时钟信号WICLK将第一写入输入控制信号WPIN产生为具有逻辑 “高” 电平， 则第 一写入输入锁存器213可以与写入输入时钟信号WICLK同步地锁存经由其输入端子D输入的 信号， 以经由输出端子Q输出锁存的信号。 0048 第一写入输入控制信号输出电路214可以被配置为执行与非操作和反相。

47、操作。 例 如， 第一写入输入控制信号输出电路214可以包括与非门NAND21和反相器IV21， 并且可以基 于延迟写入信号EWTd和第一写入输入锁存器213的输出端子Q的信号来执行逻辑与操作， 以 产生第一写入输入控制信号WPIN。 如果在初始化操作之后第一次产生写入输入时钟信 号WICLK并且延迟写入信号EWTd被产生为具有逻辑 “高” 电平， 则第一写入输入控制信号输 出电路214可以产生具有逻辑 “高” 电平的第一写入输入控制信号WPIN。 0049 可以使用具有输出端子Q的D触发器来实现第二写入输入锁存器215， 如果复位信 号RST产生， 则所述输出端子Q被初始化为具有逻辑 “低”。

48、 电平。 如果通过在初始化操作之后 第二次产生的写入输入时钟信号WICLK将第二写入输入控制信号WPIN产生为具有逻辑 “高” 电平， 则第二写入输入锁存器215可以与写入输入时钟信号WICLK同步地锁存经由其输 入端子D输入的信号， 以经由输出端子Q输出锁存的信号。 0050 第二写入输入控制信号输出电路216可以被配置为执行与非操作和反相操作。 例 如， 第二写入输入控制信号输出电路216可以包括与非门NAND22和反相器IV22， 并且可以基 于延迟写入信号EWTd和第二写入输入锁存器215的输出端子Q的信号来执行逻辑与操作， 以 产生第二写入输入控制信号WPIN。 如果在初始化操作之后。

49、第二次产生写入输入时钟信 号WICLK并且延迟写入信号EWTd被产生为具有逻辑 “高” 电平， 则第二写入输入控制信号输 出电路216可以产生具有逻辑 “高” 电平的第二写入输入控制信号WPIN。 0051 可以使用具有输出端子Q的D触发器来实现第三写入输入锁存器217， 如果复位信 号RST产生， 则所述输出端子Q被初始化为具有逻辑 “低” 电平。 如果通过在初始化操作之后 第三次产生的写入输入时钟信号WICLK将第三写入输入控制信号WPIN产生为具有逻辑 “高” 电平， 则第三写入输入锁存器217可以与写入输入时钟信号WICLK同步地锁存经由其输 入端子D输入的信号， 以经由输出端子Q输出。

50、锁存的信号。 0052 第三写入输入控制信号输出电路218可以被配置为执行与非操作和反相操作。 例 如， 第三写入输入控制信号输出电路218可以包括与非门NAND23和反相器IV23， 并且可以执 行延迟写入信号EWTd和第三写入输入锁存器217的输出端子Q的信号的逻辑与操作， 以产生 第三写入输入控制信号WPIN。 如果在初始化操作之后第三次产生写入输入时钟信号 WICLK并且延迟写入信号EWTd被产生为具有逻辑 “高” 电平， 则第三写入输入控制信号输出 电路218可以产生具有逻辑 “高” 电平的第三写入输入控制信号WPIN。 0053 可以使用具有输出端子Q的D触发器来实现第四写入输入锁。