存储器的形成方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010159638.5 (22)申请日 2020.03.10 (71)申请人 上海华力微电子有限公司 地址 201315 上海市浦东新区良腾路6号 (72)发明人 陆霄宇齐瑞生陈昊瑜邵华 (74)专利代理机构 上海思微知识产权代理事务 所(普通合伙) 31237 代理人 曹廷廷 (51)Int.Cl. H01L 21/3105(2006.01) H01L 21/311(2006.01) H01L 27/11521(2017.01) H01L 27/11568(2017.01。

2、) (54)发明名称 存储器的形成方法 (57)摘要 本发明提供了一种存储器的形成方法， 包 括： 提供半导体基底， 半导体基底包括衬底， 位于 衬底正面的遂穿氧化层、 第一氮化硅层和第一顶 部氧化硅层， 以及位于衬底背面的底部氧化硅 层、 第二氮化硅层和第二顶部氧化硅层； 去除第 一顶部氧化硅层和第二顶部氧化硅层； 在第一氮 化硅层上形成第三顶部氧化硅层， 同时， 第二氮 化硅层下方也形成了不均匀的第四顶部氧化硅 层； 在SONOS区域的第三顶部氧化硅层上形成保 护层； 刻蚀第四顶部氧化硅层； 去除非SONOS区域 的第三顶部氧化硅层； 去除保护层， 去除非SONOS 区域的第一氮化硅层和第。

3、二氮化硅层。 最终， 解 决了刻蚀过程中衬底背面产生不均匀ONO的问 题， 避免了由于质量不均带来的晶圆翘曲等问 题。 权利要求书1页 说明书5页 附图6页 CN 111354636 A 2020.06.30 CN 111354636 A 1.一种存储器的形成方法， 所述存储器包括： SONOS区域和非SONOS区域， 其特征在于， 包括： 提供半导体基底， 所述半导体基底包括： 衬底， 位于所述衬底正面的遂穿氧化层， 覆盖 所述遂穿氧化层的第一氮化硅层以及覆盖所述第一氮化硅层的第一顶部氧化硅层， 以及位 于所述衬底背面的底部氧化硅层， 覆盖所述底部氧化硅层的第二氮化硅层以及覆盖所述第 二氮化。

4、硅层的第二顶部氧化硅层； 去除所述第一顶部氧化硅层露出所述第一氮化硅层， 去除所述第二顶部氧化硅层露出 所述第二氮化硅层； 在所述第一氮化硅层上形成第三顶部氧化硅层， 同时， 第二氮化硅层下方也形成了不 均匀的第四顶部氧化硅层； 在所述SONOS区域的第三顶部氧化硅层上形成保护层； 刻蚀所述第四顶部氧化硅层； 去除非SONOS区域的第三顶部氧化硅层； 去除保护层， 去除非SONOS区域的第一氮化硅层和第二氮化硅层。 2.如权利要求1所述的存储器的形成方法， 其特征在于， 所述保护层包括位于所述第三 顶部氧化硅层上的抗反射涂层和位于所述抗反射涂层上的光刻胶。 3.如权利要求1所述的存储器的形成方。

5、法， 其特征在于， 所述遂穿氧化层、 所述底部氧 化硅层、 所述第一顶部氧化硅层、 所述第二顶部氧化硅层、 所述第一氮化硅层和所述第二氮 化硅层通过ONO炉管形成。 4.如权利要求1所述的存储器的形成方法， 其特征在于， 所述第三顶部氧化硅层和所述 第四顶部氧化硅层均采用CVD工艺形成。 5.如权利要求1所述的存储器的形成方法， 其特征在于， 刻蚀所述第四顶部氧化硅层为 氧化硅刻蚀液。 6.如权利要求5所述的存储器的形成方法， 其特征在于， 所述第四顶部氧化硅层的刻蚀 量为5埃50埃。 7.如权利要求1所述的存储器的形成方法， 其特征在于， 去除非SONOS区域的第三顶部 氧化硅层采用干法刻蚀。

6、工艺。 8.如权利要求7所述的存储器的形成方法， 其特征在于， 所述第三顶部氧化硅层的刻蚀 量为5埃80埃。 9.如权利要求2所述的存储器的形成方法， 其特征在于， 所述去除保护层的方法包括： 依次去除光刻胶和抗反射涂层。 10.如权利要求1所述的存储器的形成方法， 其特征在于， 去除非SONOS区域的第一氮化 硅层和第二氮化硅层采用湿法刻蚀工艺。 权利要求书 1/1 页 2 CN 111354636 A 2 存储器的形成方法 技术领域 0001 本发明涉及半导体技术领域， 尤其是涉及一种存储器的形成方法。 背景技术 0002 随着市场对FLASH存储器件集成度要求的不断提高， 传统Flash。

7、器件数据存储的可 靠性与器件的工作速度、 功耗、 尺寸等方面的矛盾日益凸现。 SONOS存储器具有单元尺寸小、 操作电压低、 与CMOS工艺兼容等特点,SONOS技术的不断改进将推动半导体存储器向微型 化、 高性能、 大容量、 低成本等方向发展。 0003 SONOS存储器使用硅衬底-隧穿氧化层-氮化硅-阻挡氧化层-多晶硅(Silicon- Oxide-Nitride-Oxide-Silicon)栅堆层结构， 是一种电荷陷阱型存储器。 现有工艺通过In- situ和二次生长的方法形成隧穿氧化层-氮化硅层-阻挡氧化层(ONO)结构。 在ONO形成之 后， 非SONOS存储区需要采用光刻、 干法/。

8、湿法刻蚀等工艺将ONO叠层去除， 具体工艺流程如 下： 0004 如图1所示， 首先提供半导体基底， 所述半导体包括衬底110(可以是晶圆)， 和位于 衬底110正面和背面的ONO叠层。 正面ONO叠层包括： 隧穿氧化层121、 第一氮化硅层122和第 一顶部氧化硅层123； 所述背面ONO叠层包括： 底部氧化硅层131、 第二氮化硅层132和第二顶 部氧化硅层133。 0005 如图2所示， 湿法刻蚀去除第一顶部氧化硅层123露出第一氮化硅层122表面和湿 法刻蚀去除第二顶部氧化硅层133露出第二氮化硅层132表面。 0006 如图3所示， 在第一氮化硅层122表面形成第三顶部氧化硅层124。

9、， 同时第二氮化硅 层132下面的部分区域形成了第四顶部氧化硅层134， 并且第四顶部氧化硅层134厚度不均 匀。 0007 如图4所示， 在第三顶部氧化硅层124上涂布光刻胶142和底部抗反射涂层141并显 影， 露出非SONOS存储区域。 干法刻蚀去除显影区域的第三顶部氧化硅层124。 0008 如图5所示， 去除光刻胶142和底部抗反射涂层141， 此时衬底110正面SONOS区域自 下而上为ONO叠层， 非SONOS区域为ON叠层。 衬底110背面自下而上为完整的ON叠层和不完 整、 不均匀的氧化硅层， 也就是说衬底110背面部分区域存在ONO叠层。 0009 如图6所示， 湿法刻蚀去。

10、除衬底110正面非SONOS区域的第一氮化硅层122， 此时衬 底110正面SONOS区域自下而上为ONO叠层， 非SONOS区域仅保留底部隧穿氧化层121。 0010 现有工艺在ONO刻蚀过程中衬底110背面会形成不均匀ONO叠层， 造成如下问题： 0011 1、 第二氮化硅层132和第四顶部氧化硅层134具有一定色差， 晶圆(衬底)背面发生 不均匀色差现象， 影响晶圆出货质量； 0012 2、 晶圆背面不均匀ONO叠层为目前工艺不可控范畴， 会带来晶圆面内质量不均一， 容易发生翘曲、 弯折等问题， 造成光刻对焦不准， 影响后续工艺步骤； 0013 3、 晶圆背面后续会覆盖poly， 氮化硅。

11、等叠层， 如采用后段晶背清洗方法解决色差 问题需增加多道工艺步骤， 增加成本且可能会带来副作用。 说明书 1/5 页 3 CN 111354636 A 3 发明内容 0014 本发明的目的在于提供一种存储器的形成方法， 可以有效解决非SONOS区域的ONO 叠层刻蚀过程中晶背产生不均匀ONO叠层的问题， 免去后段晶背清洗的步骤， 同时避免由于 质量不均带来的晶圆翘曲的问题， 提高后续工艺稳定性和可靠性。 0015 为了达到上述目的， 本发明提供了一种存储器的形成方法， 所述存储器包括： SONOS区域和非SONOS区域， 包括： 0016 提供半导体基底， 所述半导体基底包括： 衬底， 位于所。

12、述衬底正面的遂穿氧化层， 覆盖所述遂穿氧化层的第一氮化硅层以及覆盖所述第一氮化硅层的第一顶部氧化硅层， 以 及位于所述衬底背面的底部氧化硅层， 覆盖所述底部氧化硅层的第二氮化硅层以及覆盖所 述第二氮化硅层的第二顶部氧化硅层； 0017 去除所述第一顶部氧化硅层露出所述第一氮化硅层， 去除所述第二顶部氧化硅层 露出所述第二氮化硅层； 0018 在所述第一氮化硅层上形成第三顶部氧化硅层， 同时， 第二氮化硅层下方也形成 了不均匀的第四顶部氧化硅层； 0019 在所述SONOS区域的第三顶部氧化硅层上形成保护层； 0020 刻蚀所述第四顶部氧化硅层； 0021 去除非SONOS区域的第三顶部氧化硅层。

13、； 0022 去除保护层， 去除非SONOS区域的第一氮化硅层和第二氮化硅层。 0023 可选的， 在所述的存储器的形成方法中， 所述保护层包括位于所述第三顶部氧化 硅层上的抗反射涂层和位于所述抗反射涂层上的光刻胶。 0024 可选的， 在所述的存储器的形成方法中， 所述遂穿氧化层、 所述底部氧化硅层、 所 述第一顶部氧化硅层、 所述第二顶部氧化硅层、 所述第一氮化硅层和所述第二氮化硅层通 过ONO炉管形成。 0025 可选的， 在所述的存储器的形成方法中， 所述第三顶部氧化硅层和所述第四顶部 氧化硅层均采用CVD工艺形成。 0026 可选的， 在所述的存储器的形成方法中， 刻蚀所述第四顶部氧。

14、化硅层为氧化硅刻 蚀液。 0027 可选的， 在所述的存储器的形成方法中， 所述第四顶部氧化硅层的刻蚀量为5埃 50埃。 0028 可选的， 在所述的存储器的形成方法中， 去除非SONOS区域的第三顶部氧化硅层采 用干法刻蚀工艺。 0029 可选的， 在所述的存储器的形成方法中， 所述第三顶部氧化硅层的刻蚀量为5埃 80埃。 0030 可选的， 在所述的存储器的形成方法中， 所述去除保护层的方法包括： 依次去除光 刻胶和抗反射涂层。 0031 可选的， 在所述的存储器的形成方法中， 去除非SONOS区域的第一氮化硅层和第二 氮化硅层采用湿法刻蚀工艺。 0032 在本发明提供的存储器的形成方法中。

15、， 解决了非SONOS区域的ONO叠层刻蚀过程中 衬底背面产生不均匀ONO叠层的问题， 免去了后段清洗的步骤， 节约成本， 同时避免了由于 说明书 2/5 页 4 CN 111354636 A 4 质量不均带来的晶圆翘曲等问题， 提高了后续工艺稳定性和可靠性。 另外， 还可以很好地应 用到现有工艺流程中， 兼容性强； 对已有工艺流程和器件结构影响很小。 附图说明 0033 图1至图6是现有技术存储器的形成方法中去除ONO叠层的剖面图； 0034 图7是本发明实施例存储器的形成方法中去除ONO叠层的流程图； 0035 图8至图15是本发明实施例存储器的形成方法中去除ONO叠层的剖面图； 0036。

16、 图中： 110-衬底、 121-隧穿氧化层、 122-第一氮化硅层、 123-第一顶部氧化硅层、 131-底部氧化硅层、 132-第二氮化硅层、 133-第二顶部氧化硅层、 124-第三顶部氧化硅层、 134-第四顶部氧化硅层、 141-底部抗反射涂层、 142-光刻胶、 210-衬底、 221-隧穿氧化层、 222-第一氮化硅层、 223-第一顶部氧化硅层、 224-第三顶部氧化硅层、 231-底部氧化硅层、 232-第二氮化硅层、 233-第二顶部氧化硅层、 234-第四顶部氧化硅层、 241-底部抗反射涂 层、 242-光刻胶。 具体实施方式 0037 下面将结合示意图对本发明的具体实。

17、施方式进行更详细的描述。 根据下列描述， 本发明的优点和特征将更清楚。 需说明的是， 附图均采用非常简化的形式且均使用非精准 的比例， 仅用以方便、 明晰地辅助说明本发明实施例的目的。 0038 在下文中， 术语 “第一”“第二” 等用于在类似要素之间进行区分， 且未必是用于描 述特定次序或时间顺序。 要理解， 在适当情况下， 如此使用的这些术语可替换。 类似的， 如果 本文所述的方法包括一系列步骤， 且本文所呈现的这些步骤的顺序并非必须是可执行这些 步骤的唯一顺序， 且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加 到该方法。 0039 请参照图7， 本发明提供了一种存储器的形。

18、成方法， 所述存储器包括： SONOS区域和 非SONOS区域， 包括： 0040 S11： 提供半导体基底， 所述半导体基底包括： 衬底， 位于所述衬底正面的遂穿氧化 层， 覆盖所述遂穿氧化层的第一氮化硅层以及覆盖所述第一氮化硅层的第一顶部氧化硅 层， 以及位于所述衬底背面的底部氧化硅层， 覆盖所述底部氧化硅层的第二氮化硅层以及 覆盖所述第二氮化硅层的第二顶部氧化硅层； 0041 S12： 去除所述第一顶部氧化硅层露出所述第一氮化硅层， 去除所述第二顶部氧化 硅层露出所述第二氮化硅层； 0042 S13： 在所述第一氮化硅层上形成第三顶部氧化硅层， 同时， 第二氮化硅层下方也 形成了不均匀的。

19、第四顶部氧化硅层； 0043 S14： 在所述SONOS区域的第三顶部氧化硅层上形成保护层； 0044 S15： 刻蚀所述第四顶部氧化硅层； 0045 S16： 去除非SONOS区域的第三顶部氧化硅层； 0046 S17： 去除保护层， 去除非SONOS区域的第一氮化硅层和第二氮化硅层。 0047 请参照图8， 提供一半导体基底， 所述半导体基底包括衬底210， 衬底可以是一晶 圆， 位于所述衬底210正面的第一ONO叠层和背面的第二ONO叠层， 所述第一ONO叠层包括位 说明书 3/5 页 5 CN 111354636 A 5 于所述衬底210正面的遂穿氧化层221， 覆盖所述遂穿氧化层22。

20、1的第一氮化硅层222以及覆 盖所述第一氮化硅层222的第一顶部氧化硅层223， 所述第二ONO叠层包括位于所述衬底210 背面的底部氧化硅层231， 覆盖所述底部氧化硅层231的第二氮化硅层232以及覆盖所述第 二氮化硅层232的第二顶部氧化硅层233。 所述遂穿氧化层221、 所述底部氧化硅层231、 所述 第一顶部氧化硅层223、 所述第二顶部氧化硅层233、 所述第一氮化硅层222和所述第二氮化 硅层232通过ONO炉管及本领域技术人员已知的其它现有技术形成。 0048 请参照图9， 去除所述第一顶部氧化硅层223露出所述第一氮化硅层222， 去除所述 第二顶部氧化硅层233露出所述第。

21、二氮化硅层232， 刻蚀方法可以为湿法刻蚀。 0049 请参照图10， 在所述第一氮化硅层222上形成第三顶部氧化硅层224， 由于ONO的特 殊工艺， ONO炉管为一体式， Oxide-Nitride-Oxide是同时形成的， 但是现有炉管的顶部氧化 硅层性能不佳， 无法满足要求， 因此本发明实施例中， 采用湿法去除第一氮化硅层222， 再生 长三顶部氧化硅层224， 即采用二次生长氧化硅层的作业方式形成ONO层， 但是， 由于工艺的 缺陷， 同时， 第二氮化硅层232下方也形成了不均匀的第四顶部氧化硅层234， 第四顶部氧化 硅层234是此工艺意外产生的， 不但不是所需的， 还会影响后续工。

22、艺， 可能导致晶圆(衬底) 背面发生不均匀色差现象， 影响晶圆出货质量， 同时可能带来晶圆面内质量不均一， 容易发 生翘曲、 弯折等问题， 造成光刻对焦不准， 影响后续工艺步骤。 所述第三顶部氧化硅层和所 述第四顶部氧化硅层均采用CVD工艺形成及本领域技术人员已知的其它现有技术形成。 0050 请参照图11， 在所述SONOS区域的第三顶部氧化硅层224上形成保护层， 所述保护 层包括位于所述第三顶部氧化硅层224上的抗反射涂层241和位于所述抗反射涂层241上的 光刻胶242。 0051 请参照图12， 刻蚀所述第四顶部氧化硅层234， 刻蚀所述第四顶部氧化硅层234为 氧化硅刻蚀液， 所述。

23、氧化硅刻蚀液为HF混合液， 对氮化硅具有高的刻蚀选择比， 本实施例中 优选的刻蚀液为以HF为主要成分的蚀试剂， 所述第四顶部氧化硅层234的刻蚀量为5埃50 埃， 本实施例中优选为20埃。 该步骤中， 半导体基底背面的第四顶部氧化硅层234完全去除， 正面未显影区域第三顶部氧化硅层224受到保护层的保护未被刻蚀， 显影区域第三顶部氧 化硅层224有少量损失， 未全部刻蚀。 0052 请参照图13， 去除非SONOS区域的第三顶部氧化硅层224； 去除非SONOS区域的第三 顶部氧化硅层224采用干法刻蚀方法， 所述刻蚀量为5埃80埃。 此时， 衬底210的正面SONOS 存储区域自下而上为ON。

24、O叠层， 非SONOS存储区域为ON叠层， 衬底210的背面自上而下为ON叠 层。 0053 请参照图14， 去除保护层， 所述去除保护层的方法包括： 依次去除光刻胶242和抗 反射涂层241， 去除方法可以采用现有技术， 在此不做赘述。 0054 请参照图14和图15， 去除非SONOS区域的第一氮化硅层222和第二氮化硅层232， 去 除非SONOS区域的第一氮化硅层222和第二氮化硅层232采用湿法刻蚀工艺， 所用刻蚀液为 以磷酸为主的复合刻蚀液， 或者其他刻蚀氮化硅材料并同时对氧化硅刻具有高选择比(刻 蚀慢)的现有刻蚀液。 采用湿法刻蚀去除衬底210正面的第一氮化硅层222和背面的第二。

25、氮 化硅层232， 此时正面SONOS区域自下而上为ONO叠层， 非SONOS区域仅保留隧穿氧化层221， ONO叠层刻蚀完成。 衬底210背面为底部氧化硅层231， ONO叠层被去除。 0055 本发明实施例的存储器在形成过程中， 会刻蚀非SONOS区域区域的ONO叠层， 现有 说明书 4/5 页 6 CN 111354636 A 6 ONO刻蚀工艺过程中衬底背面会形成不均匀ONO叠层， 影响晶圆质量和后续工艺步骤。 本发 明解决了ONO刻蚀过程中衬底背面产生不均匀ONO叠层的问题， 免去后段清洗的步骤， 节约 成本， 同时避免了由于质量不均带来的晶圆翘曲等问题， 提高后续工艺稳定性和可靠性。

26、。 另 外， 本发明方法可以很好地应用到现有工艺流程中， 兼容性强； 对已有工艺流程、 条件、 器件 结构影响很小。 0056 综上， 在本发明实施例提供的存储器的形成方法中， 解决了非SONOS区域的ONO叠 层刻蚀过程中衬底背面产生不均匀ONO叠层的问题， 免去了后段清洗的步骤， 节约成本， 同 时避免了由于质量不均带来的晶圆翘曲等问题， 提高了后续工艺稳定性和可靠性。 另外， 还 可以很好地应用到现有工艺流程中， 兼容性强； 对已有工艺流程和器件结构影响很小。 0057 上述仅为本发明的优选实施例而已， 并不对本发明起到任何限制作用。 任何所属 技术领域的技术人员， 在不脱离本发明的技术。

27、方案的范围内， 对本发明揭露的技术方案和 技术内容做任何形式的等同替换或修改等变动， 均属未脱离本发明的技术方案的内容， 仍 属于本发明的保护范围之内。 说明书 5/5 页 7 CN 111354636 A 7 图1 图2 图3 图4 说明书附图 1/6 页 8 CN 111354636 A 8 图5 图6 说明书附图 2/6 页 9 CN 111354636 A 9 图7 图8 说明书附图 3/6 页 10 CN 111354636 A 10 图9 图10 图11 说明书附图 4/6 页 11 CN 111354636 A 11 图12 图13 图14 说明书附图 5/6 页 12 CN 111354636 A 12 图15 说明书附图 6/6 页 13 CN 111354636 A 13 。