低功率晶体振荡器.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010054725.4 (22)申请日 2020.01.17 (30)优先权数据 62/795,784 2019.01.23 US 16/703,250 2019.12.04 US (71)申请人 意法半导体国际有限公司 地址 荷兰斯希普霍尔 (72)发明人 A库玛N贾因 (74)专利代理机构 北京市金杜律师事务所 11256 代理人 王茂华崔卿虎 (51)Int.Cl. H03K 5/24(2006.01) (54)发明名称 低功率晶体振荡器 (57)摘要 本文描述了低功。

2、率晶体振荡器。 利用振荡器 生成时钟信号。 振荡器电路内的晶体振荡器芯被 导通， 以产生相位大致相反的第一振荡信号和第 二振荡信号。 当第一振荡信号的电压和第二振荡 信号的电压之间的差超过上阈值范围时， 晶体振 荡器芯被关断。 当第一振荡信号的电压和第二振 荡信号的电压之间的差下降到低于上阈值范围 时， 晶体振荡器芯被重新导通。 该操作被重复以 便产生时钟信号。 权利要求书4页 说明书9页 附图11页 CN 111478686 A 2020.07.31 CN 111478686 A 1.一种晶体振荡器电路， 包括： 晶体， 产生相位大致相反的第一振荡信号和第二振荡信号； 以及 监控电路， 被配。

3、置为响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间 的差超过上阈值范围而关断对所述晶体的晶体振荡器芯的供电， 并且响应于所述第一振荡 信号的电压与所述第二振荡信号的电压之间的差下降到低于所述上阈值范围而导通对所 述晶体振荡器芯的供电。 2.根据权利要求1所述的晶体振荡器电路， 其中所述监控电路包括第一比较器， 所述第 一比较器被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述 差是否超过所述上阈值范围。 3.根据权利要求2所述的晶体振荡器电路， 其中所述监控电路进一步包括第二比较器， 所述第二比较器被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间 的所。

4、述差是否超过下阈值范围， 所述下阈值范围小于所述上阈值范围。 4.根据权利要求3所述的晶体振荡器电路， 其中所述监控电路响应于所述第一振荡信 号的电压与所述第二振荡信号的电压之间的所述差超过所述下阈值范围， 根据所述第一振 荡信号和所述第二振荡信号输出时钟信号。 5.根据权利要求1所述的晶体振荡器电路， 其中所述晶体分别在第一端子和第二端子 处产生所述第一振荡信号和所述第二振荡信号， 并且进一步包括： 晶体管， 具有连接到所述晶体的所述第二端子的第一导电端子、 连接到参考电压的第 二导电端子以及连接到所述晶体的所述第一端子的控制端子； 电流源， 连接到所述晶体管的所述第一导电端子； 反馈电阻器。

5、， 连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之 间； 第一电容器， 连接在所述晶体的所述第一端子和所述参考电压之间； 以及 第二电容器， 连接在所述晶体的所述第二端子和所述参考电压之间。 6.根据权利要求5所述的晶体振荡器电路， 其中所述监控电路响应于所述第一振荡信 号的电压与所述第二振荡信号的电压之间的所述差超过所述上阈值范围而生成用于关断 所述电流源的控制信号， 并且响应于所述第一振荡信号的电压与所述第二振荡信号的电压 之间的所述差下降到低于所述上阈值范围而生成用于导通所述电流源的控制信号。 7.根据权利要求1所述的晶体振荡器电路， 其中所述监控电路仅将所述第一振荡信号。

6、 的电压与所述第二振荡信号的电压进行比较， 而不将所述第一振荡信号的电压与参考电压 进行比较， 并且不将所述第二振荡信号的电压与所述参考电压进行比较。 8.一种生成时钟信号的方法， 所述方法包括以下步骤： a)导通晶体振荡器芯， 以产生相位大致相反的第一振荡信号和第二振荡信号； b)当所述第一振荡信号的电压与所述第二振荡信号的电压之间的差超过上阈值范围 时， 关断所述晶体振荡器芯； c)当所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于 所述上阈值范围时， 导通所述晶体振荡器芯； 以及 d)重复步骤b)和c)， 以产生所述时钟信号。 9.根据权利要求8所述的方法， 进一步包。

7、括： 从缓冲器输出所述时钟信号， 所述缓冲器 权利要求书 1/4 页 2 CN 111478686 A 2 确定所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差。 10.一种晶体振荡器电路， 包括： 晶体， 具有第一端子和第二端子， 其中第一振荡信号和第二振荡信号分别存在于所述 第一端子和所述第二端子处， 所述第一振荡信号和所述第二振荡信号的相位大致相反； 反相器， 具有耦合到所述晶体的所述第一端子的输入和耦合到所述晶体的所述第二端 子的输出， 其中当所述反相器导通时， 所述反相器向所述晶体供电， 以及 监控电路， 被配置为将所述第一振荡信号和所述第二振荡信号进行比较， 并且使所述 。

8、反相器调制对所述晶体的所述供电， 以便将所述第一振荡信号的电压和所述第二振荡信号 的电压之间的差保持在期望范围内。 11.根据权利要求10所述的晶体振荡器电路， 其中所述监控电路通过以下使所述反相 器调制对所述晶体的所述供电： 当所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过上阈值范 围时， 导通所述反相器； 以及 当所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于所 述上阈值范围时， 关断所述反相器。 12.根据权利要求11所述的晶体振荡器电路， 其中所述监控电路被配置为根据所述第 一振荡信号和所述第二振荡信号来输出时钟信号。 13.根据权利要求10所述的。

9、晶体振荡器电路， 进一步包括耦合在所述晶体的所述第一 端子和所述第二端子之间的反馈电阻器、 耦合在所述晶体的所述第一端子和接地之间的第 一电容器以及耦合在所述晶体的所述第二端子和接地之间的第二电容器。 14.一种晶体振荡器电路， 包括： 晶体， 产生第一振荡信号； 以及 监控电路， 被配置为在没有将所述第一振荡信号的电压与所述监控电路外部生成的参 考电压进行比较的情况下， 响应于所述第一振荡信号的电压超过上阈值范围而关断对所述 晶体的晶体振荡器芯的供电， 并且在没有将所述第一振荡信号的电压与所述监控电路外部 生成的参考电压进行比较的情况下， 响应于所述第一振荡信号的电压下降到低于所述上阈 值范。

10、围而导通对所述晶体振荡器芯的供电。 15.根据权利要求14所述的晶体振荡器电路， 其中所述监控电路包括第一公共源极放 大器， 所述第一公共源极放大器包括第一NMOS晶体管， 所述第一NMOS晶体管具有耦合到接 地的源极、 耦合到第一参考电流并提供输出的漏极以及被耦合以接收所述第一振荡信号的 栅极。 16.根据权利要求15所述的晶体振荡器电路， 其中所述监控电路进一步包括第二公共 源极放大器， 所述第二公共源极放大器包括第二NMOS晶体管， 所述第二NMOS晶体管具有耦 合到接地的源极、 耦合到大于所述第一参考电流的第二参考电流并提供输出的漏极以及被 耦合以接收所述第一振荡信号的栅极。 17.根。

11、据权利要求14所述的晶体振荡器电路， 其中所述监控电路包括： 第一NMOS晶体管， 具有耦合到接地的源极、 耦合到第一参考电流并提供输出的漏极以 及被耦合以接收所述第一振荡信号的栅极； 第一PMOS晶体管， 具有耦合到源电压的源极、 耦合到所述第一NMOS晶体管的漏极的漏 权利要求书 2/4 页 3 CN 111478686 A 3 极、 以及栅极； 以及 第一反相器， 具有耦合到所述第一NMOS晶体管的漏极的输入以及耦合到所述第一PMOS 晶体管的漏极的输出。 18.根据权利要求17所述的晶体振荡器电路， 其中所述监控电路包括： 第二NMOS晶体管， 具有耦合到接地的源极、 耦合到第二参考电。

12、流并提供输出的漏极以 及被耦合以接收所述第一振荡信号的栅极； 第二PMOS晶体管， 具有耦合到源电压的源极、 耦合到所述第二NMOS晶体管的漏极的漏 极、 以及栅极； 以及 第二反相器， 具有耦合到所述第二NMOS晶体管的漏极的输入以及耦合到所述第二PMOS 晶体管的漏极的输出； 其中所述第一PMOS晶体管的尺寸小于所述第二PMOS晶体管的尺寸。 19.根据权利要求14所述的晶体振荡器电路， 其中所述晶体在第一端子处产生所述第 一振荡信号， 并且进一步包括： 晶体管， 具有连接到所述晶体的第二端子的第一导电端子、 连接到参考电压的第二导 电端子以及连接到所述晶体的所述第一端子的控制端子； 电流。

13、源， 连接到所述晶体管的所述第一导电端子； 反馈电阻器， 连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之 间； 第一电容器， 连接在所述晶体的所述第一端子和所述参考电压之间； 以及 第二电容器， 连接在所述晶体的所述第二端子和所述参考电压之间。 20.一种生成时钟信号的方法， 所述方法包括以下步骤： a)导通晶体振荡器芯， 以产生第一振荡信号； b)在没有将所述第一振荡信号与外部生成的参考电压进行比较的情况下， 在所述第一 振荡信号的电压超过上阈值范围时生成指示， 并且在所述第一振荡信号的电压超过上阈值 范围时关断所述晶体振荡器芯； c)在没有将所述第一振荡信号与外部生成的参考。

14、电压进行比较的情况下， 在所述第一 振荡信号的所述电压下降到低于所述上阈值范围时生成指示， 并且在所述第一振荡信号的 所述电压下降到低于所述上阈值范围时导通所述晶体振荡器芯； 以及 d)重复步骤b)和c)， 以产生所述时钟信号。 21.一种晶体振荡器电路， 包括： 晶体， 产生相位大致相反的第一振荡信号和第二振荡信号； 以及 监控电路， 被配置为基于所述第一振荡信号的电压与所述第二振荡信号的电压之间的 差来选择性地导通和关断对所述晶体的晶体振荡器芯的供电。 22.根据权利要求21所述的晶体振荡器电路， 其中所述监控电路包括： 第一比较器， 被配置为指示所述第一振荡信号的电压与所述第二振荡信号的。

15、电压之间 的所述差是否超过上阈值范围； 第二比较器， 被配置为指示所述第一振荡信号的电压与所述第二振荡信号的电压之间 的所述差是否超过下阈值范围， 所述下阈值范围小于所述上阈值范围； 数字电路， 被配置为： 权利要求书 3/4 页 4 CN 111478686 A 4 如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述上 阈值范围， 则关断对所述晶体振荡器芯的供电； 如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差下降到低于 所述上阈值范围， 则导通对所述晶体振荡器芯的供电； 以及 如果所述第一振荡信号的电压与所述第二振荡信号的电压之间的所述差超过所述下 阈值。

16、范围， 则基于所述第一振荡信号和所述第二振荡信号来输出时钟信号。 23.根据权利要求22所述的晶体振荡器电路， 其中所述晶体分别在第一端子和第二端子处产生所述第一振荡信号和所述第二振荡 信号， 进一步包括： 晶体管， 具有连接到所述晶体的所述第二端子的第一导电端子、 连接到参考电压的第 二导电端子以及连接到所述晶体的所述第一端子的控制端子； 电流源， 连接到所述晶体管的所述第一导电端子； 反馈电阻器， 连接在所述晶体管的所述第一导电端子和所述晶体管的所述控制端子之 间； 第一电容器， 连接在所述晶体的所述第一端子和所述参考电压之间； 以及 第二电容器， 连接在所述晶体的所述第二端子和所述参考电。

17、压之间； 其中所述数字电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间 的所述差超过所述上阈值范围， 通过生成用于关断所述电流源的控制信号来关断对所述晶 体振荡器芯的供电； 并且 其中所述数字电路响应于所述第一振荡信号的电压与所述第二振荡信号的电压之间 的所述差下降到低于所述上阈值范围， 通过生成用于导通所述电流源的控制信号来导通对 所述晶体振荡器芯的供电。 24.一种方法， 包括： a)导通晶体振荡器芯， 以产生相位大致相反的第一振荡信号和第二振荡信号； b)当由所述第一振荡信号和所述第二振荡信号形成的振幅包络超过阈值振幅包络时， 关断所述晶体振荡器芯； c)当所述振幅包络落在所。

18、述阈值振幅包络内时， 导通所述晶体振荡器芯； 以及 d)重复步骤b)和c)， 以产生时钟信号。 25.根据权利要求24所述的方法， 进一步包括： 从确定所述振幅包络的缓冲器输出所述 时钟信号。 权利要求书 4/4 页 5 CN 111478686 A 5 低功率晶体振荡器 0001 相关申请的交叉引用 0002 本申请要求于2019年1月23日提交的美国临时专利申请号62/795,784的优先权， 其内容通过引用并入。 技术领域 0003 本申请涉及振荡器电路领域， 并且具体地涉及实现低功耗同时在没有多余的面积 消耗的情况下被实现的晶体振荡器电路。 背景技术 0004 皮尔斯振荡器是压电晶体振。

19、荡器电路中常用的电子振荡器类型。 已知的皮尔斯振 荡器5在图1中被示出， 并且包括压电晶体6、 电容器C1和C2、 电阻器R和反相器7。 0005 压电晶体6具有晶体输入XTALIN和晶体输出XTALOUT。 电容器C1连接在晶体输入 XTALIN与接地之间， 并且电容器C2连接在晶体输出XTALOUT与接地之间。 电阻器R连接在晶 体输入XTALIN和晶体输出XTALOUT之间。 附加地， 反相器7的输入耦合到晶体输入XTALIN， 并 且其输出耦合到晶体输出XTALOUT。 0006 电阻器R1用作反馈电阻器， 将反相器7偏置在其线性操作区域中并有效地使其用 作高增益反相放大器。 电阻器R。

20、1和电容器C1和C2提供必要的负载阻抗。 0007 尽管该皮尔斯振荡器提供了精确的输出频率以及在工艺、 电压和温度(PVT)上的 稳定性， 电池供电的电子设备中通常需要振荡器。 可以理解， 在电池供电的电子设备中期望 降低功耗。 0008 众所周知， 在诸如皮尔斯振荡器的振荡器上执行占空比循环以便将所产生的振荡 信号的电压和电流的振幅保持在期望的范围内， 从而降低功耗。 然而， 用于执行这样的占空 比循环的技术通常涉及生成外部参考电压， 外部参考电压用于确定振荡电压的振幅是否在 期望的范围内。 该解决方案不仅针对生成外部参考电压、 而且针对利用这样的外部参考来 执行占空比循环的电路都带来不期望。

21、的面积消耗量。 0009 因此， 仍然需要进行开发， 使得在没有常规设计的过多面积消耗的情况下， 可以执 行占空比循环以便减少功耗。 发明内容 0010 本文公开了一种晶体振荡器电路， 包括产生相位大致相反的第一振荡信号和第二 振荡信号的晶体以及监控电路。 监控电路被配置为响应于第一振荡信号的电压与第二振荡 信号的电压之间的差超过上阈值范围而关断对晶体振荡器芯的供电， 并且响应于第一振荡 信号的电压与第二振荡信号的电压之间的差下降到上阈值范围以下而导通对晶体振荡器 芯的供电。 0011 监控电路可以包括第一比较器， 第一比较器被配置为当第一振荡信号的电压与第 二振荡信号的电压之间的差超过上阈值。

22、范围时， 通过向其输出施加脉冲来指示第一振荡信 说明书 1/9 页 6 CN 111478686 A 6 号的电压与第二振荡信号的电压之间的差是否超过上阈值范围。 0012 第二比较器可以被配置为当第一振荡信号的电压与第二振荡信号的电压之间的 差超过下阈值范围时， 通过向其输出施加脉冲来指示第一振荡信号的电压与第二振荡信号 的电压之间的差是否超过下阈值范围， 下阈值范围低于上阈值范围。 0013 监控电路可以根据第一振荡信号和第二振荡信号来输出时钟信号。 0014 晶体可以分别在第一端子和第二端子处产生第一振荡信号和第二振荡信号。 晶体 管可以具有连接到晶体的第二端子的第一导电端子、 连接到参。

23、考电压的第二导电端子以及 连接到晶体的第一端子的控制端子。 电流源可以连接到晶体管的第一导电端子。 反馈电阻 器可以连接在晶体管的第一导电端子和晶体管的控制端子之间。 第一电容器可以连接在晶 体的第一端子与参考电压之间， 并且第二电容器可以连接在晶体的第二端子与参考电压之 间。 0015 监控电路可以生成控制信号， 控制信号用于响应于第一振荡信号的电压和第二振 荡信号的电压之间的差超过上阈值范围而关断电流源， 并且响应于第一振荡信号的电压和 第二振荡信号的电压之间的差下降到上阈值范围以下而导通电流源。 0016 在某些情况下， 监控电路仅将第一振荡信号的电压与第二振荡信号的电压进行比 较， 而。

24、不将第一振荡信号的电压与参考电压进行比较， 并且不将第二振荡信号的电压与参 考电压进行比较。 0017 本文公开的方法方面是一种生成时钟信号的方法。 该方法包括以下步骤： a)导通 晶体振荡器芯来产生相位大致相反的第一振荡信号和第二振荡信号； b)当第一振荡信号的 电压与第二振荡信号的电压之间的差超过上阈值范围时， 关断晶体振荡器芯； c)当第一振 荡信号的电压与第二振荡信号的电压之间的差下降到上阈值范围以下时， 导通晶体振荡器 芯； 以及d)重复步骤b)和c)来产生时钟信号。 0018 该方法可以包括从确定第一振荡信号的电压和第二振荡信号的电压之间的差的 缓冲器输出时钟信号。 0019 本文。

25、还公开了一种晶体振荡器电路的变型， 包括： 晶体， 其产生第一振荡信号； 以 及监控电路， 其被配置为在没有将第一振荡信号的电压与监控电路外部生成的参考电压进 行比较的情况下， 响应于第一振荡信号的电压超过上阈值范围而关断对晶体振荡器芯的供 电， 并且在没有将第一振荡信号的电压与监控电路外部生成的参考电压进行比较的情况 下， 响应于第一振荡信号的电压下降到上阈值范围以下而导通对晶体振荡器芯的供电。 0020 监控电路可以包括第一公共源极放大器， 第一公共源极放大器具有第一NMOS晶体 管， 第一NMOS晶体管具有耦合到接地的源极、 接收第一参考电流并提供输出的漏极以及被 耦合以接收第一振荡信号。

26、的栅极。 0021 监控电路还可以包括第二公共源极放大器， 第二公共源极放大器具有第二NMOS晶 体管， 第二NMOS晶体管具有耦合到接地的源极、 接收大于第一参考电流的第二参考电流并 提供输出的漏极以及被耦合以接收第一振荡信号的栅极。 0022 监控电路可以包括： 第一NMOS晶体管， 具有耦合到接地的源极、 接收第一参考电流 并提供输出的漏极以及被耦合以接收第一振荡信号的栅极； 第一PMOS晶体管， 具有耦合到 源电压的源极、 耦合到第一NMOS晶体管的漏极的漏极以及栅极； 以及第一反相器， 具有耦合 到第一NMOS晶体管的漏极的输入和耦合到第一PMOS晶体管的漏极的输出。 说明书 2/9。

27、 页 7 CN 111478686 A 7 0023 监控电路还可以包括： 第二NMOS晶体管， 具有耦合到接地的源极、 接收第二参考电 流并提供输出的漏极以及被耦合以接收第一振荡信号的栅极； 第二PMOS晶体管， 具有耦合 到源电压的源极、 耦合到第二NMOS晶体管的漏极的漏极以及栅极； 以及第二反相器， 具有耦 合到第二NMOS晶体管的漏极的输入和耦合到第二PMOS晶体管的漏极的输出。 第一PMOS晶体 管的尺寸可以小于第二PMOS晶体管的尺寸。 0024 晶体可以在第一端子处产生第一振荡信号。 晶体振荡器电路可以包括： 晶体管， 具 有连接到晶体的第二端子的第一导电端子、 连接到参考电压。

28、的第二导电端子以及连接到晶 体的第一端子的控制端子； 连接到晶体管的第一导电端子的电流源； 连接在晶体管的第一 导电端子与晶体管的控制端子之间的反馈电阻器； 连接在晶体的第一端子与参考电压之间 的第一电容器； 以及连接在晶体的第二端子和参考电压之间的第二电容器。 0025 本文还公开了另一种生成时钟信号的方法。 该方法可以包括以下步骤： a)导通晶 体振荡器芯来产生第一振荡信号； b)在没有将第一振荡信号与外部生成的参考电压进行比 较的情况下， 在第一振荡信号的电压超过上阈值范围时生成指示， 并且在第一振荡信号的 电压超过上阈值范围时关断晶体振荡器芯； c)在没有将第一振荡信号与外部生成的参考。

29、电 压进行比较的情况下， 在第一振荡信号的电压下降到上阈值范围以下时生成指示， 并且在 第一振荡信号的电压下降到上阈值范围以下时导通晶体振荡器芯； 以及d)重复步骤b)和c) 来产生时钟信号。 附图说明 0026 图1是现有技术的皮尔斯振荡器电路的示意图。 0027 图2A是本文所公开的晶体振荡器电路的示意框图。 0028 图2B是本文所公开的晶体振荡器电路的实施例的示意框图， 其中缓冲器使用差分 感测。 0029 图2C是图2B的晶体振荡器电路的备选实施例的示意框图。 0030 图2D是本文所公开的晶体振荡器电路的实施例的示意框图， 其中缓冲器使用单端 感测。 0031 图2E是本文所公开的。

30、晶体振荡器电路的备选实施例的示意框图， 其中缓冲器使用 单端感测。 0032 图3是示出图2A至图2B的晶体振荡器电路的操作的图。 0033 图4A是图2A至图2C的差分缓冲器的可能实现的示意图。 0034 图4B是图2A至图2C的差分缓冲器的另一可能实现的示意图。 0035 图4C是图2D的单端缓冲器的可能实现的示意图。 0036 图4D是图2D的单端缓冲器的另一可能实现的示意图。 0037 图4E是图2D的单端缓冲器的又一可能实现的示意图。 0038 图5是图2A至图2E的数字电路的可能实现的示意框图。 具体实施方式 0039 以下公开内容使得本领域技术人员能够制造和使用本文所公开的主题。。

31、 在不脱离 本公开的精神和范围的情况下， 本文描述的一般原理可以应用于除以上详述的实施例和应 说明书 3/9 页 8 CN 111478686 A 8 用之外的实施例和应用。 本公开不旨在限于所示出的实施例， 而是应被赋予与本文所公开 或建议的原理和特征一致的最宽范围。 0040 参考图2A描述的是晶体振荡器电路10， 晶体振荡器电路10包括振荡器电路20和监 控电路30。 振荡器电路20可以被认为是皮尔斯振荡器并且包括压电晶体11(诸如石英)， 压 电晶体11具有晶体输入XTALI和晶体输出XTALO。 电容器Ca直接电连接在晶体输入XTALI和 接地之间， 并且电容器Cb直接电连接在晶体输。

32、出XTALO和接地之间。 反馈电阻器Rfb直接电 连接在晶体输入XTALI和晶体输出XTALO之间。 反相器7a具有的输入直接电连接到晶体输入 XTALI， 并且其具有的输出直接电连接到晶体输出XTALO。 反相器7a通过振荡器控制信号 OSCI_CTRL来被导通或关断。 0041 通常， 监控电路30用于监控晶体输入XTALI和晶体输出XTALO之间的电压差， 并且 在适当的时间导通和关断反相器7a， 以便将电压差保持在期望的范围内。 0042 现在将给出更多细节。 监控电路30包括第一缓冲器电路13和第二缓冲器电路14， 第一缓冲器电路13具有直接电连接到晶体输入XTALI和晶体输出XTA。

33、LO的差分输入， 第二缓 冲器电路14也具有直接电连接到晶体输入XTALI和晶体输出XTALO的差分输入。 第一缓冲器 电路13被配置为将XTALI处的电压与XTALO处的电压进行比较， 并且向数字电路15提供输出 16， 输出16指示XTALI处的电压与XTALO处的电压之间的差(以下称为 “晶体电压差” )是否大 于第一阈值电压V1。 0043 第二缓冲器电路14也被配置为将XTALI处的电压与XTALO处的电压进行比较， 并且 向数字电路15提供输出17， 输出17指示晶体电压差是否大于第二阈值电压V2。 第二阈值电 压V2大于第一阈值电压V1。 0044 数字电路15生成振荡器控制信号。

34、OSCI_CTRL， 振荡器控制信号OSCI_CTRL用于导通 或关断反相器7a(从而导通或关断压电晶体11的晶体振荡器芯的供电)； 该生成根据输出17 (其指示晶体电压差是否大于V2)来被执行。 数字电路15还生成时钟信号CLK， 时钟信号CLK 用作晶体振荡器电路10的输出； 该生成根据输出16(其指示晶体电压差是否大于V1)来被执 行， 这意味着如果晶体电压差小于V1， 则不生成时钟信号CLK作为数字电路15的输出， 并且 如果晶体电压差大于V1， 则生成时钟信号CLK作为数字电路15的输出。 0045 现在将附加地参考图3来描述操作。 在操作中， 在XTALI和XTALO处的信号(在下。

35、文 中简称为XTALI和XTALO)在相位上振荡， 但是它们的电压振幅彼此大致相反。 图3中标记为 Trace1和Trace2的迹线不表示信号， 而是表示图2A的该实施例以及图2B至图2C中所示的其 他实施例的每个给定时间点处XTALI和XTALO信号之间的差。 对于图2D至图2E的实施例， 标 记为Trace1和Trace2的迹线表示彼此叠加的XTALI和XTALO信号的绝对振幅包络。 XTALI和 XTALO信号在图3中由于其高频率而未具体示出。 0046 具体参考图2A与图3， 在时间T0处， 通过确立振荡器控制信号OSCI_Ctrl来导通晶 体振荡器电路10， 并且XTALI和XTAL。

36、O开始以振幅增大的电压振荡， 直到在时间T00处它们之 间的电压差(晶体电压差)超过阈值电压V1。 此时， 第一缓冲器电路13开始对指示晶体电压 差超过阈值电压V1的输出16(表示为OUT1)施加脉冲， 以及数字电路15然后开始输出时钟信 号CLK。 0047 当XTALI和XTALO继续以振幅增加的电压振荡时， 在时间T1处， 晶体电压差超过阈 值电压V2。 此时， 第二缓冲器电路14开始向指示晶体电压差超过阈值电压V2的输出17(示出 说明书 4/9 页 9 CN 111478686 A 9 为OUT2)施加脉冲， 以及数字电路15然后在时间T2处解除确立OSCI_CTRL信号。 由于OS。

37、CI_ CTRL信号用作反相器7a的使能信号或功率开关， 结果是反相器7a在时间T2处关断。 0048 从时间T2-T3之间可以看出， 结果是XTALI和XTALO的振荡开始衰减， 并且因此晶体 电压差衰减。 在时间T3处， 晶体电压差已衰减到足以降至阈值V2以下。 因此， 在此后不久， 缓 冲器电路14停止对输出17(示出为OUT2)施加脉冲， 指示晶体电压差已降至电压V2以下， 以 及数字电路15在时间T4处重新确立OSCI_CTRL信号。 0049 从时间T4-T5之间可以看出， 结果是XTALI和XTALO的振荡幅度开始以振幅增加， 并 且因此晶体电压差增加。 在时间T5处， 晶体电压。

38、差超过阈值电压V2。 此时， 第二缓冲器电路 14开始对指示晶体电压差超过阈值电压V2的输出17(示出为OUT2)施加脉冲， 以及数字电路 15然后在时间T5处再次解除确立OSCI_CTRL信号。 结果是反相器7a在时间T6处关断， 并且晶 体电压差再次开始衰减。 0050 重复该循环， 从而限制XTALI和XTALO的振幅， 进而限制所产生的时钟信号CLK的振 幅。 0051 现在参考图2B来描述另一实施例。 在此， 监控电路30与图2A中的相同， 但是振荡器 电路20 的结构不同。 振荡器电路20 包括压电晶体11(诸如石英)， 压电晶体11具有晶体输 入XTALI和晶体输出XTALO。 。

39、电容器Ca直接电连接在晶体输入XTALI和接地之间， 并且电容器 Cb直接电连接在晶体输出XTALO和接地之间。 反馈电阻器Rfb直接电连接在晶体输入XTALI 和晶体输出XTALO之间。 0052 这里， 反相器7a 包括NMOS晶体管NP和电流源12。 NMOS晶体管NP的源极直接电连接 到接地， 其漏极经由开关S1直接电连接到晶体输出XTALO， 并且其栅极直接电连接到晶体输 入XTALI。 电流源12经由开关S2直接电连接在电源电压和晶体输出XTALO之间。 开关S1和S2 通过振荡器控制信号OSCI_CTRL来被导通和关断。 0053 操作如上所述进行。 缓冲器电路13和14将XTA。

40、LI和XTALO相互比较。 如果XTALI和 XTALO之间的电压差小于阈值V2， 则缓冲器电路14通过不对输出17施加脉冲而向数字电路 15这样指示， 这进而生成振荡器控制信号OSCI_CTRL来将电流源12导通， 导致XTALI和XTALO 之间的电压差(即， 晶体电压差)开始增大。 当晶体电压差上升到足以超过阈值V2时， 则缓冲 器电路14通过对输出17施加脉冲来向数字电路15这样指示， 这进而生成振荡器控制信号 OSCI_CTRL来将电流源12关断。 这被重复， 并且如果晶体电压差超过阈值V1(其小于阈值 V2)， 用于使数字电路15生成用于输出的时钟信号CLK。 0054 使用晶体振。

41、荡器电路10， 与常规的皮尔斯振荡器相比， XTALIN和XTALOUT的电流几 乎减少了一半。 这种改进针对常规情况； 在某些情况下， 改进可能更大。 例如， 随着振荡频率 的增加， 改进也随之增加。 0055 应当理解， 由于缺少外部参考电压生成电路， 监控电路30向晶体振荡器电路10添 加了最小的面积， 同时仍实现占空比循环来节省功率， 从而使其特别适合在移动设备中使 用。 占空比循环本身特别有用， 因为它允许由晶体管NP提供足够的负电阻来促进鲁棒和可 靠的启动性能， 但是当由晶体管NP提供足够的负电阻时又不会因XTALI和XTALO信号的电流 而导致高功耗。 0056 在美国专利号9,。

42、461,584(通过引用并入)中描述的跨导升压技术可以应用于晶体 管NP来帮助进一步降低功耗。 实际上， 任何跨导升压技术都可以应用于晶体管NP来帮助降 说明书 5/9 页 10 CN 111478686 A 10 低功耗。 0057 另外， 本领域技术人员将理解， 晶体振荡器电路10适应于不同的负载电容。 因此， 可以将晶体振荡器电路10设计为用于高负载电容， 并且如果将较低的负载电容施加于如此 设计的晶体振荡器电路10， 则所述晶体振荡器电路10将自优化来适应与较低的负载电容相 关联的较低电流值。 0058 晶体振荡器电路10 的另一实施例在图2C中被示出。 在该实施例中， 与图2B的相 。

43、比， 晶体管NP的漏极直接电连接至XTALO， 而晶体管NP的源极通过开关S1直接电连接到接 地。 操作如上所述进行。 0059 现在将描述可以与图2A至图2C的晶体振荡器电路10(或10 )一起使用的缓冲器13 和14的实施例。 0060 现在参考图4A， 缓冲器13被布置为具有电流镜作为有源负载的典型的差分放大 器。 更详细地， 缓冲器13包括差分输入对晶体管NMOS MN1和NMOS MN2， 其中有源负载由电流 镜布置中的PMOS MP1和PMOS MP2形成。 MN1的栅极用作缓冲器13的非反相输入并接收 XTALI， 而MN2的栅极用作缓冲器13的反相输入并接收XTALO。 MP2。

44、和MN2的漏极产生输出16。 在操作中， 输出16是XTALI和XTALO之差乘以增益。 注意， 在这里， MN1/MN2或MP1/MP2的大小 比设置阈值V1。 0061 缓冲器14也被布置为具有电流镜作为有源负载的差分放大器。 更详细地， 缓冲器 14包括差分输入对晶体管NMOS MN3和NMOS MN4， 其中有源负载由电流镜布置中的PMOS MP3 和PMOS MP4形成。 MN3的栅极用作缓冲器14的非反相输入并接收XTALI， 而MN4的栅极用作缓 冲器14的反相输入并接收XTALO。 MP4和MN4的漏极产生输出17。 注意， 这里， MN3的源极通过 偏置电阻器Rth耦合到尾电。

45、流源52。 调节Rth的电阻值以便产生期望阈值V2， 但是应当理解， 可以去除电阻器Rth， 并且可以替代地使用MN1/MN2或MP1/MP2的大小比来设置阈值V2。 0062 代替使用MN1/MN2或MP1/MP2的大小比来设置阈值V1， 可以改变缓冲器13来具有缓 冲器14所示的布置， 并且可以使用Rth的电阻值来设置阈值V1。 0063 现在参考图4B， 现在将描述可以与图2A至图2C的晶体振荡器电路10(或10 )一起 使用的缓冲器13” 和14” 的另一实施例。 0064 缓冲器13” 包括由NMOS晶体管MN5和MN6组成的差分输入对、 由PMOS晶体管MP5、 MP6、 MP8和。

46、MP9组成的有源负载以及由PMOS晶体管MP7和MP10以及NMOS晶体管MN7和MN8组成 的输出级。 0065 更详细地， NMOS晶体管MN5的源极耦合到电流源51， 其漏极耦合到PMOS晶体管MP5 和MP8的漏极并且耦合到PMOS晶体管MP6的栅极， 并且其栅极被XTALI偏置。 NMOS晶体管MN6 的源极耦合到电流源51， 其漏极耦合到PMOS晶体管MP6和MP9的漏极并且耦合到PMOS晶体管 MP5的栅极， 并且其栅极被XTALO偏置。 0066 PMOS晶体管MP5的源极耦合到电源电压， 其漏极耦合到PMOS晶体管MP8和NMOS晶体 管MN5的漏极， 并且其栅极耦合到NMO。

47、S晶体管MN6的漏极。 PMOS晶体管MP6的源极耦合到电源 电压， 其漏极耦合到PMOS晶体管MP6和MP9的漏极， 并且其栅极耦合到NMOS晶体管MN5的漏 极。 PMOS晶体管MP8的源极耦合到电源电压， 其漏极耦合到PMOS晶体管MP5和NMOS晶体管MN5 的漏极， 并且其栅极耦合到其漏极和PMOS晶体管MP7的栅极。 PMOS晶体管MP9的源极耦合到 电源电压， 其漏极耦合到PMOS晶体管MP6和NMOS晶体管MN6的漏极， 并且其栅极耦合到其漏 说明书 6/9 页 11 CN 111478686 A 11 极和PMOS晶体管MP10的栅极。 0067 PMOS晶体管MP7的源极耦。

48、合到电源电压， 其漏极耦合到NMOS晶体管MN7的漏极， 并 且其栅极以电流镜关系耦合到PMOS晶体管MP8的栅极和漏极。 PMOS晶体管MP10的源极耦合 到电源电压， 其漏极耦合到NMOS晶体管MN8的漏极， 并且其栅极以电流镜关系耦合到PMOS晶 体管MP9的栅极和漏极。 NMOS晶体管MN7的漏极耦合到PMOS晶体管MP7的漏极， 其源极耦合到 接地， 并且其栅极以电流镜关系耦合到NMOS晶体管MN8的栅极。 NMOS晶体管MN8的漏极耦合 到PMOS晶体管MP10的漏极， 其源极耦合到接地， 并且其栅极耦合到NMOS晶体管MN7的栅极。 0068 缓冲器13” 作为具有双端输入的施密。

49、特触发器进行操作， 并且因此其操作的细节 是本领域技术人员已知的并且为了简洁起见在此不再赘述。 缓冲器13” 的阈值电压V1由 PMOS触发器对MP5、 MP8和MP6、 MP9的比率设定。 0069 缓冲器14” 包括由NMOS晶体管MN9和MN10组成的差分输入对、 由PMOS晶体管MP11、 MP12、 MP14和MP15组成的有源负载以及由PMOS晶体管MP13和MP16以及NMOS晶体管MN11和 MN12组成的输出级。 0070 更详细地， NMOS晶体管MN9的源极耦合到电流源52， 其漏极耦合到PMOS晶体管MP11 和MP14的漏极并且耦合到PMOS晶体管MP12的栅极， 并。

50、且其栅极被XTALI偏置。 NMOS晶体管 MN10的源极耦合到电流源52， 其漏极耦合到PMOS晶体管MP12和MP15的漏极以及PMOS晶体管 MP11的栅极， 并且其栅极被XTALO偏置。 0071 PMOS晶体管MP11的源极耦合到电源电压， 其漏极耦合到PMOS晶体管MP14和NMOS晶 体管MN9的漏极， 并且其栅极耦合到NMOS晶体管MN10的漏极。 PMOS晶体管MP12的源极耦合到 电源电压， 其漏极耦合到PMOS晶体管MP12和MP15的漏极， 并且其栅极耦合到NMOS晶体管MN9 的漏极。 PMOS晶体管MP14的源极耦合到电源电压， 其漏极耦合到PMOS晶体管MP11和。