随机置乱的确定性压缩感知测量装置及方法.pdf

《随机置乱的确定性压缩感知测量装置及方法.pdf》由会员分享，可在线阅读，更多相关《随机置乱的确定性压缩感知测量装置及方法.pdf（14页完成版）》请在专利查询网上搜索。

1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010290163.3 (22)申请日 2020.04.14 (71)申请人 广东工业大学 地址 510060 广东省广州市越秀区东风东 路729号大院 (72)发明人 张军陈佳鑫 (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 代理人 黄忠 (51)Int.Cl. H03M 7/40(2006.01) (54)发明名称 一种随机置乱的确定性压缩感知测量装置 及方法 (57)摘要 本申请公开了一种随机置乱的确定性压缩 感知测量装置及方法， 编码模块包括： 。

2、依次相连 的种子产生器、 伪随机序列发生器、 逻辑信号控 制发生器以及模拟累加电路； 种子产生器用于根 据高频时钟产生种子， 并将种子输入到伪随机序 列发生器； 伪随机序列发生器用于根据种子产生 置乱序列， 并将置乱序列输入至逻辑信号控制发 生器； 逻辑信号控制发生器用于根据置乱序列产 生逻辑电平信号， 并将逻辑电平信号输入至模拟 累加电路， 控制模拟累加电路的累加过程； 模拟 累加电路用于根据逻辑电平信号对输入信号进 行累加， 得到模拟输出信号。 本申请解决了信号 编码装置设计复杂的问题， 另外通过产生置乱序 列提高了编解码过程的感知能力， 使得解码端的 解码效率得到提高。 权利要求书2页 。

3、说明书7页 附图4页 CN 111478707 A 2020.07.31 CN 111478707 A 1.一种随机置乱的确定性压缩感知测量装置， 其特征在于， 编码模块包括： 依次相连的 种子产生器、 伪随机序列发生器、 逻辑信号控制发生器以及模拟累加电路； 所述种子产生器用于根据高频时钟产生种子， 并将种子输入到所述伪随机序列发生 器； 所述伪随机序列发生器用于根据所述种子产生置乱序列， 并将所述置乱序列输入至所 述逻辑信号控制发生器； 所述逻辑信号控制发生器用于根据所述置乱序列产生逻辑电平信号， 并将所述逻辑电 平信号输入至所述模拟累加电路， 控制所述模拟累加电路的累加过程； 所述模拟累。

4、加电路用于根据所述逻辑电平信号对输入信号进行累加， 得到模拟输出信 号。 2.根据权利要求1所述的随机置乱的确定性压缩感知测量装置， 其特征在于， 所述编码 模块还包括与所述模拟累加电路相连的模数转换器； 所述模数转换器用于将所述模拟输出信号进行模数转换， 输出数字输出信号。 3.根据权利要求1所述的随机置乱的确定性压缩感知测量装置， 其特征在于， 所述种子 产生器包括时钟计数器以及与计数器相连的DQ触发器； 所述时钟计数器用于产生时钟计数序列； 所述DQ触发器用于采集所述时钟计数序列， 得到计数值作为种子， 输出所述种子至所 述伪随机序列发生器。 4.根据权利要求2所述的随机置乱的确定性压缩。

5、感知测量装置， 其特征在于， 所述逻辑 信号控制发生器具体用于根据所述随机计数值产生逻辑电平信号作为所述模拟累加电路 中的信号保持电路的控制信号。 5.根据权利要求1所述的随机置乱的确定性压缩感知测量装置， 其特征在于， 所述模拟 累加电路包括加法电路和信号保持电路； 所述加法电路用于对输入信号进行累加； 所述信号保持电路用于根据所述逻辑电平信号存储所述输入信号， 并将所述输入信号 输入到加法电路中进行累加。 6.根据权利要求2所述的随机置乱的确定性压缩感知测量装置， 其特征在于， 还包括解 码模块； 所述解码模块用于将输入的所述种子以及所述数字输出信号进行解码， 根据解码后的 所述种子确定置。

6、乱序列， 根据所述置乱序列以及解码后的所述数字输出信号重构出所述输 入信号。 7.一种随机置乱的确定性压缩感知测量方法， 其特征在于， 包括： 获取计数器产生的种子对应的置乱序列； 根据置乱序列产生逻辑电平信号， 用于控制输入信号的累加过程， 得到模拟输出信号。 8.根据权利要求7所述的随机置乱的确定性压缩感知测量方法， 其特征在于， 在所述根 据置乱序列产生逻辑电平信号， 用于控制输入信号的累加过程， 得到模拟输出信号， 之后还 包括： 将所述模拟输出信号进行模数变换得到数字输出信号。 9.根据权利要求8所述的随机置乱的确定性压缩感知测量方法， 其特征在于， 在所述将 权利要求书 1/2 页。

7、 2 CN 111478707 A 2 所述模拟输出信号进行模数变换得到数字输出信号， 之后还包括： 将所述种子以及所述数字输出信号进行解码， 根据解码后的所述种子确定置乱序列， 根据所述置乱序列以及解码后的所述数字输出信号重构出所述输入信号。 10.根据权利要求7所述的随机置乱的确定性压缩感知测量方法， 其特征在于， 所述计 数器为高频时钟计数器。 权利要求书 2/2 页 3 CN 111478707 A 3 一种随机置乱的确定性压缩感知测量装置及方法 技术领域 0001 本申请涉信号编解码技术领域， 尤其涉及一种随机置乱的确定性压缩感知测量装 置及方法。 背景技术 0002 压缩感知(Co。

8、mpressed sensing)是一类能够以超低的信号采样率精确获取信号 的信号处理技术。 测量矩阵是压缩感知的关键部分， 测量矩阵的性能直接影响到重构信号 质量的好坏。 常用的测量矩阵分为两类： 随机性测量矩阵和确定性测量矩阵。 其中， 常用的 确定性测量矩阵有利用元素循环移位来构造的托普利兹矩阵和循环测量矩阵， 利用多项式 方法来构造的多项式测量矩阵， 还有二元稀疏测量矩阵、 结构化随机测量矩阵等。 这类矩阵 只需小部分元素即可确定其余的大部分元素， 所需存储空间少， 由于其元素的确定性， 其另 一个优势是硬件容易实现。 0003 常规的确定性测量矩阵有两种硬件实现方式， 分别是数字实现。

9、与模拟实现， 其中 数字电路实现较为灵活， 通常是原始信号经过ADC模数转换后， 转换为数字信号， 利用加法 器完成(0,1)二元矩阵与信号的相乘； 而模拟电路中使用乘法器和积分器进行矩阵变换及 结果输出， 再将最终结果模数转换。 0004 然而， 现有的确定性压缩感知矩阵对所有的信号具有相同的测量序列， 无法对所 有的信号都保持最佳的感知性能。 另一方面， 现有的技术在数字域进行信号编码， 是将原始 模拟信号进行模数转换为数字信号， 再进行矩阵的运算， 需要采样N次(N为信号长度)； 如果 在模拟域中进行信号编码， 需要设计一个复杂的乘法器和精度较高的滤波器， 硬件设计成 本与复杂度均较高。。

10、 发明内容 0005 本申请提供了一种随机置乱的确定性压缩感知测量装置及方法， 使得在对所有的 信号都保持最佳的感知性能的同时， 装置的结构也较为简单。 0006 有鉴于此， 本申请第一方面提供了一种随机置乱的确定性压缩感知测量装置， 所 述装置包括： 0007 编码模块包括： 依次相连的种子产生器、 伪随机序列发生器、 逻辑信号控制发生器 以及模拟累加电路； 0008 所述种子产生器用于根据高频时钟产生种子， 并将种子输入到所述伪随机序列发 生器； 0009 所述伪随机序列发生器用于根据所述种子产生置乱序列， 并将所述置乱序列输入 至所述逻辑信号控制发生器； 0010 所述逻辑信号控制发生器。

11、用于根据所述置乱序列产生逻辑电平信号， 并将所述逻 辑电平信号输入至所述模拟累加电路， 控制所述模拟累加电路的累加过程； 0011 所述模拟累加电路用于根据所述逻辑电平信号对输入信号进行累加， 得到模拟输 说明书 1/7 页 4 CN 111478707 A 4 出信号。 0012 可选的， 所述编码模块还包括与所述模拟累加电路相连的模数转换器； 0013 所述模数转换器用于将所述模拟输出信号进行模数转换， 输出数字输出信号。 0014 可选的， 所述种子产生器包括时钟计数器以及与计数器相连的DQ触发器； 0015 所述时钟计数器用于产生时钟计数序列； 0016 所述DQ触发器用于采集所述时钟。

12、计数序列， 得到随机计数值作为种子， 输出所述 种子至所述伪随机序列发生器。 0017 可选的， 所述逻辑信号控制发生器具体用于根据所述随机计数值产生逻辑电平信 号作为所述模拟累加电路中的信号保持电路的控制信号。 0018 可选的， 所述模拟累加电路包括加法电路、 信号保持电路； 0019 所述加法电路用于对输入信号进行累加； 0020 所述信号保持电路用于根据所述逻辑电平信号存储所述输入信号， 并将所述输入 信号输入到加法电路中进行累加。 0021 可选的， 还包括解码模块； 0022 所述解码模块用于将输入的所述种子以及所述数字输出信号进行解码， 根据解码 后的所述种子确定置乱序列， 根据。

13、所述置乱序列以及解码后的所述数字输出信号重构出所 述输入信号。 0023 本申请第二方面提供一种随机置乱的确定性压缩感知测量方法， 所述方法包括： 0024 获取计数器产生的种子对应的置乱序列； 0025 根据置乱序列产生逻辑电平信号， 用于控制输入信号的累加过程， 得到模拟输出 信号。 0026 可选的， 在所述根据置乱序列产生逻辑电平信号， 用于控制输入信号的累加过程， 得到模拟输出信号， 之后还包括： 0027 将所述模拟输出信号进行模数变换得到数字输出信号。 0028 可选的， 在所述将所述模拟输出信号进行模数变换得到数字输出信号， 之后还包 括： 0029 将所述种子以及所述数字输出。

14、信号进行解码， 根据解码后的所述种子确定置乱序 列， 根据所述置乱序列以及解码后的所述数字输出信号重构出所述输入信号。 0030 可选的， 所述计数器为高频时钟计数器。 0031 从以上技术方案可以看出， 本申请具有以下优点： 0032 本申请中， 提供了一种随机置乱的确定性压缩感知测量装置， 编码模块包括： 依次 相连的种子产生器、 伪随机序列发生器、 逻辑信号控制发生器以及模拟累加电路； 种子产生 器用于根据高频时钟产生种子， 并将种子输入到伪随机序列发生器； 伪随机序列发生器用 于根据种子产生置乱序列， 并将置乱序列输入至逻辑信号控制发生器； 逻辑信号控制发生 器用于根据置乱序列产生逻辑。

15、电平信号， 并将逻辑电平信号输入至模拟累加电路， 控制模 拟累加电路的累加过程； 模拟累加电路用于根据逻辑电平信号对输入信号进行累加， 得到 模拟输出信号。 0033 本申请通过采集高频时钟计数器产生的随时计数值生成对应的置乱序列， 并根据 置乱序列产生相应的逻辑电平信号用于控制模拟累加电路中输入信号的累加过程， 即产生 说明书 2/7 页 5 CN 111478707 A 5 随机性大的测量矩阵用于与输入信号矩阵相乘， 从而提高了整体的感知能力； 另外种子产 生器、 伪随机序列发生器以及逻辑信号控制发生器工作在数字域， 通过逻辑信号控制发生 器输出的逻辑电平信号控制模拟累加电路中的累加过程，。

16、 从而替代了现有的乘法器搭配滤 波器的模拟域采样结构。 附图说明 0034 图1为本申请一种随机置乱的确定性压缩感知测量装置的一个实施例的装置结构 图； 0035 图2为本申请一种随机置乱的确定性压缩感知测量的一个实施例的方法流程图； 0036 图3为现有技术中基本数字编码器的结构示意图； 0037 图4为现有技术中基本模拟编码器的结构示意图； 0038 图5为本申请一种随机置乱的确定性压缩感知测量装置的一个实施例中种子产生 器的结构示意图； 0039 图6为本申请一种随机置乱的确定性压缩感知测量装置的一个实施例中不同的S_ INIT下得到的种子产生的时序图； 0040 图7为本申请一种随机置。

17、乱的确定性压缩感知测量装置的一个实施例中伪随机序 列发生器的结构示意图； 0041 图8为本申请一种随机置乱的确定性压缩感知测量装置的一个实施例中定义的伪 随机序列时序示意图； 0042 图9为本申请一种随机置乱的确定性压缩感知测量装置的一个实施例中简化的模 拟累加电路的结构示意图； 0043 图10为本申请一种随机置乱的确定性压缩感知测量装置的一个实施例中逻辑电 平信号对累加过程进行控制的时序示意图。 具体实施方式 0044 现有技术中常规的确定性测量矩阵有两种硬件实现方式， 分别是数字实现与模拟 实现， 其中数字电路实现较为灵活， 通常是原始信号经过ADC模数转换后， 转换为数字信号， 利。

18、用加法器完成(0,1)二元矩阵与信号的相乘； 而模拟电路中使用乘法器和积分器进行矩 阵变换及结果输出， 再将最终结果模数转换。 0045 其基本的数字编码器如图3所示， 图中， x是输入信号， y是编码完成信号， 测量矩阵 RMN， 输入信号由模数转换器ADC以速率N数字化， ADC的输出由累加器进行累加， 输出以 速率M进行采集。 0046 基本模拟编码器如图4所示， 图中x(t)信号是输入信号， 与pc(t)调制后， 通过模拟 滤波器h(t)， 其实质是积分器， 对信号进行累加， 时序逻辑控制输出结果， 再经由ADC采样。 0047 由于现有的确定性压缩感知矩阵对所有的信号具有相同的测量序。

19、列， 因此无法对 所有的输入信号都保持最佳的感知性能。 另外， 采用在数字域进行编码的方式是将原始模 拟输入信号进行模数转换为数字信号， 再与测量矩阵相乘的运算， 该方法需要采样N次(N为 信号长度)； 而采用在模拟域中进行信号编码的方法， 需要设计一个复杂的乘法器和精度较 高的滤波器， 因此会造成硬件设计成本及设计复杂度变高。 说明书 3/7 页 6 CN 111478707 A 6 0048 基于以上缺点， 本申请通过采集高频时钟计数器产生的随时计数值生成对应的置 乱序列， 并根据置乱序列产生相应的逻辑电平信号用于控制模拟累加电路中输入信号的累 加过程， 即产生随机性大的测量矩阵用于与输入。

20、信号矩阵相乘， 从而提高了整体的感知能 力； 另外种子产生器、 伪随机序列发生器以及逻辑信号控制发生器工作在数字域， 通过逻辑 信号控制发生器输出的逻辑电平信号控制模拟累加电路中的累加过程， 从而替代了现有的 乘法器搭配滤波器的模拟域采样结构， 使得本方案装置的设计更为简单。 0049 为了使本技术领域的人员更好地理解本申请方案， 下面将结合本申请实施例中的 附图， 对本申请实施例中的技术方案进行清楚、 完整地描述， 显然， 所描述的实施例仅是本 申请一部分实施例， 而不是全部的实施例。 基于本申请中的实施例， 本领域普通技术人员在 没有做出创造性劳动前提下所获得的所有其他实施例， 都属于本申。

21、请保护的范围。 0050 图1为一种随机置乱的确定性压缩感知测量装置的一个实施例的装置结构图， 图1 中的编码模块包括： 0051 依次相连的种子产生器101、 伪随机序列发生器102、 逻辑信号控制发生器103以及 模拟累加电路104。 0052 种子产生器101用于根据高频时钟产生种子， 并将种子输入到伪随机序列发生器 102。 0053 需要说明的是， 由于种子产生器是由高频时钟产生的， 即其采集的种子序列具有 一定的随机性。 0054 具体的， 本申请中随机数据源可以是一个高频时钟计数器， 将采集到的的时钟计 数值作为随机数， 通过采集实时时钟计数值来为伪随机序列发生器提供初始种子和相。

22、关参 数。 高频时钟计数器以系统内部时钟为基础， 对系统时钟分频之后得到快速变化的时钟计 数序列。 高频始时钟计数器具体为高精度的循环时间计数器， 依靠计数值高速变换使得采 集的数据具有一定的随机性。 另外， 由于时钟计数是循环变化的， 当计数达到最大值后， 需 要重新归零进行循环。 为了避免数据源的周期性和规律性， 可以设计当计数初始化INIT有 效时， 即输入信号开始被测量时， 通过D触发器采集此刻计数值作为初始种子， 由于每次系 统重启时高频时钟计数器会归零并重新开始计数， 而输入信号x(t)什么时候开始测量， 对 于系统来说是不可预测的， 使得能够生成较难预测的伪随机序列。 0055 。

23、具体的， 种子产生器的结构可参考图5， 包括高频时钟计数器， 与高频时钟计数器 相连的DQ触发器， 当计数初始化INIT有效时高频时钟计数器开始计数， 当触发器收到S_ INIT(S_INIT为初始化信号， 用于给D触发器使能获取初始种子)信号时， 触发器对高频时钟 计数器的计数值进行采集， 从而得到对应的种子序列， 由不同的S_INIT得到的种子的时序 图如图6所示。 0056 伪随机序列发生器102用于根据种子产生置乱序列， 并将置乱序列输入至逻辑信 号控制发生器。 0057 需要说明的是， 伪随机序列是一组人工生成的周期序列。 它具有某种确定的编码 规则， 同时又便于重复产生和处理。 伪。

24、随机序列发生器102包括反馈移位寄存器构成的电 路， 电路需要种子作为初始化信号， 使电路进入到工作状态， 并将0状态默认为最后一个状 态， 从而产生置乱序列。 0058 在一种具体的实施方式中， 伪随机序列发生器102的电路结构如图7所示， 包括多 说明书 4/7 页 7 CN 111478707 A 7 个线性反馈移位寄存器， 若反馈移位寄存器的长度为n， 则序列的周期为2n-1， 即当有种子输 入伪随机序列发生器102时， 伪随机序列发生器102的初始状态可以包括2n-1种， 没有全0状 态。 0059 例如， 当伪随机序列发生器102中的反馈移位寄存器的长度为8时， 即表示由8位移 位。

25、寄存器构成8位伪随机序列发生器， 其本原多项式为： 0060 F(x)x8+x4+x3+x2+1 0061 当初始种子输入伪随机序列发生器102时， 电路开始处于工作状态， 0状态默认为 序列的最后一个状态， 由启动的非零种子序列决定序列在周期内的跳转顺序， 共有255种启 动状态， 其具体的时序图如图8所示。 0062 因此， 当知道非零输入和周期内的时钟计数， 就能确定某时刻输出的伪随机数， 如 图6中的S_INITa和S_INITb对应的计数值分别为TaCLKh和TbCLKh， 因此， 通过伪随机数 的排序， 就可以知道置换的是哪些列， 解码端就可以根据计数值得到周期序号， 进而重构信 。

26、号。 0063 逻辑信号控制发生器103用于根据置乱序列产生逻辑电平信号， 并将逻辑电平信 号输入至模拟累加电路104， 控制模拟累加电路104的累加过程。 0064 需要说明的是， 逻辑信号控制发生器103是根据置乱序列产生模拟的逻辑电平信 号， 用于控制模拟累加电路104的累加过程。 0065 具体的， 逻辑信号控制发生器103是由计数值作为输入， 从而产生模拟的逻辑高低 电平作为信号保持电路的控制信号。 例如， 若产生的测量矩阵的某个行向量为10001000， 在 对应的计数器为0和4时， 逻辑电路输出逻辑高电平。 0066 模拟累加电路104用于根据逻辑电平信号对输入信号进行累加， 得。

27、到模拟输出信 号。 0067 需要说明的是， 由于做矩阵运算时， 可以看成是信号的累加， 本申请在模拟电路中 进行累加运算， 不需要通过模数转换器对输入信号进行多次采集， 使得减少了模数转换器 的功耗， 从而得到模拟输出信号。 0068 具体的， 模拟累加电路104可以采用开关控制的模拟累加器， 通过在数字域产生的 逻辑电平信号控制模拟累加器的累加过程， 可以采用FPGA等实现数字电路的灵活性， 使得 测量矩阵能够根据不同应用场景的产生不同算法进行调整， 并且能够给测量矩阵引入自适 应性等， 需要说明的是模拟累加器会损失测量精度， 在一定的测量裕度下完全可以接受。 0069 在模拟累加器中， 。

28、要实现信号的累加， 模拟累加电路104可以包括加法电路和信号 保持电路， 如图9所示的简化的模拟累加电路的结构示意图， 由图9可知， 当Vref为零电位 时，令R1R2R3， 则有Vin+VtVz， 此外， 通过控制电阻的大小， 可以实现 不同倍数的信号累加， 需要说明的是， 为实现累加， 利用电容存储电荷的特性， 搭配数字电 路产生的控制信号， 实现模拟信号的累加， 电容值的大小由输入信号电压范围决定。 0070 模拟累加器的累加过程具体包括： 1、 初始化电路； 当有效输入信号Vin同步控制信 号后， 初始化信号INIT将信号Vt拉至零电位， 完成初始化。 2、 信号传输； 控制信号TRA。

29、NS使 能， 将累加的信号结果Vz传输给Va， 由于压控电压源其输入阻抗大， 输出阻抗小的特点， 有 利于信号传输和减少信号通路后端的干扰， 起到单向隔离的作用。 3、 信号加载； 加载信号 说明书 5/7 页 8 CN 111478707 A 8 LOAD使能， 信号通过压控电压源加载到Vt， 与下一时刻的Vin进行累加。 0071 控制信号： 初始化信号INIT， 控制信号信号TRANS， 加载信号LOAD， 为保证任意两个 信号不能同时有效， 控制信号时序图如图10所示； 每隔T时间间隔输出信号完成一次累加， 控制信号OS控制Vout输出， 故ADC每次的采样率可以减少到Sa/T。 00。

30、72 图10中的逻辑控制信号为11011， 实际对应有效的控制信号为1010001010， 其中， 控制开关信号TRANS与LOAD错开开关时间， 保证电路状态的准确性。 0073 本申请通过采集高频时钟计数器产生的随时计数值生成对应的置乱序列， 并根据 置乱序列产生相应的逻辑电平信号用于控制模拟累加电路中输入信号的累加过程， 即产生 随机性大的测量矩阵用于与输入信号矩阵相乘， 从而提高了整体的感知能力； 另外种子产 生器、 伪随机序列发生器以及逻辑信号控制发生器工作在数字域， 通过逻辑信号控制发生 器输出的逻辑电平信号控制模拟累加电路中的累加过程， 从而替代了现有的乘法器搭配滤 波器的模拟域。

31、采样结构， 使得本方案装置的设计更为简单。 0074 本申请还提供了一种随机置乱的确定性压缩感知测量装置的另一个实施例， 编码 模块还包括与模拟累加电路104相连的模数转换器105； 0075 模数转换器105用于将模拟输出信号进行模数转换， 输出数字输出信号。 0076 需要说明的是， 本申请采用在模拟域中进行累加运算， 减少了模数转换器的采样 次数， 累加过程之后， 将得到的模拟输出信号输入模数转换器将模拟信号转换成数字信号 以便于在网络中传输。 0077 本申请还包括解码模块， 解码模块用于将输入的种子以及数字输出信号进行解 码， 根据解码后的种子确定置乱序列， 根据置乱序列以及解码后的。

32、数字输出信号重构出所 述输入信号。 0078 需要说明的是， 当知道非零输入和周期内的时钟计数值， 就能确定某时刻输出的 伪随机数， 如图6中的S_INITa和S_INITb对应的计数值分别为TaCLKh和TbCLKh， 因此， 通过伪随机数的排序， 就可以知道置换的是哪些列， 因此， 当需要解码时， 只需要将种子与 输出信号共同输入解码端， 通过种子中的计数值确定伪随机数的排序得到置换序列， 就能 对输出信号进行解码， 重构出原始的输入信号。 0079 以上是本申请的一种随机置乱的确定性压缩感知测量装置的实施例， 本申请还包 括一种随机置乱的确定性压缩感知测量方法的实施例， 如图2所示， 包。

33、括： 0080 201、 获取计数器产生的种子对应的置乱序列。 0081 需要说明的是， 计数器可以采用高频时钟计数器， 采集的种子序列具有一定的随 机性， 从而能够产生置乱序列。 0082 202、 根据置乱序列产生逻辑电平信号， 用于控制输入信号的累加过程， 得到模拟 输出信号。 0083 在一种具体的实施方式中， 在根据置乱序列产生逻辑电平信号， 用于控制输入信 号的累加过程， 得到模拟输出信号， 之后还包括： 0084 203、 将模拟输出信号进行模数变换得到数字输出信号。 0085 204、 将种子以及数字输出信号进行解码， 根据解码后的种子确定置乱序列， 根据 置乱序列以及解码后的。

34、数字输出信号重构出输入信号。 0086 所属领域的技术人员可以清楚地了解到， 为描述的方便和简洁， 上述描述的系统， 说明书 6/7 页 9 CN 111478707 A 9 装置和单元的具体工作过程， 可以参考前述方法实施例中的对应过程， 在此不再赘述。 0087 本申请中术语 “包括” 和 “具有” 以及他们的任何变形， 意图在于覆盖不排他的包 含， 例如， 包含了一系列步骤或单元的过程、 方法、 系统、 产品或设备不必限于清楚地列出的 那些步骤或单元， 而是可包括没有清楚地列出的或对于这些过程、 方法、 产品或设备固有的 其它步骤或单元。 0088 在本申请所提供的几个实施例中， 应该理。

35、解到， 所揭露的装置和方法， 可以通过其 它的方式实现。 例如， 以上所描述的装置实施例仅仅是示意性的， 例如， 所述单元的划分， 仅 仅为一种逻辑功能划分， 实际实现时可以有另外的划分方式， 例如多个单元或组件可以结 合或者可以集成到另一个系统， 或一些特征可以忽略， 或不执行。 另一点， 所显示或讨论的 相互之间的耦合或直接耦合或通信连接可以是通过一些接口， 装置或单元的间接耦合或通 信连接， 可以是电性， 机械或其它的形式。 0089 所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用 时， 可以存储在一个计算机可读取存储介质中。 基于这样的理解， 本申请的技术方案本质。

36、上 或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式 体现出来， 该计算机软件产品存储在一个存储介质中， 包括若干指令用以使得一台计算机 设备(可以是个人计算机， 服务器， 或者网络设备等)执行本申请各个实施例所述方法的全 部或部分步骤。 而前述的存储介质包括： U盘、 移动硬盘、 只读存储器(英文全称： Read-Only Memory， 英文缩写： ROM)、 随机存取存储器(英文全称： Random Access Memory， 英文缩写： RAM)、 磁碟或者光盘等各种可以存储程序代码的介质。 0090 以上所述， 以上实施例仅用以说明本申请的技术方案， 而。

37、非对其限制； 尽管参照前 述实施例对本申请进行了详细的说明， 本领域的普通技术人员应当理解： 其依然可以对前 述各实施例所记载的技术方案进行修改， 或者对其中部分技术特征进行等同替换； 而这些 修改或者替换， 并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。 说明书 7/7 页 10 CN 111478707 A 10 图1 图2 图3 说明书附图 1/4 页 11 CN 111478707 A 11 图4 图5 图6 说明书附图 2/4 页 12 CN 111478707 A 12 图7 图8 图9 说明书附图 3/4 页 13 CN 111478707 A 13 图10 说明书附图 4/4 页 14 CN 111478707 A 14 。