桥式输出电路、电源装置及半导体装置.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010080609.X (22)申请日 2020.02.05 (30)优先权数据 2019-018917 2019.02.05 JP (71)申请人 罗姆股份有限公司 地址 日本国京都府京都市右京区西院沟崎 町21番地 (72)发明人 山越阳夫 (74)专利代理机构 北京律盟知识产权代理有限 责任公司 11287 代理人 林斯凯 (51)Int.Cl. H02M 7/219(2006.01) H01L 27/06(2006.01) (54)发明名称 桥式输出电路、 电源装置。

2、及半导体装置 (57)摘要 本发明的桥式输出电路缩短空载时间。 本发 明涉及一种桥式输出电路、 电源装置及半导体装 置。 当接收到指示高侧晶体管(1H)的接通的输入 信号(SIN)时， 栅极控制信号产生电路(4)将使低 侧晶体管(1L)断开的低侧栅极控制信号(LGCTL) 输出至低侧驱动电路(2L)， 另一方面， 从使该低 侧栅极控制信号延迟所得的信号产生使高侧晶 体管接通的高侧栅极控制信号(HGCTL)并输出至 高侧驱动电路(2H)。 延迟的时间由输入信号 (SIN)、 表示低侧晶体管的接通/断开状态的信号 (LGFB)、 及表示输出信号的电平的信号(SOUT_L) 控制。 权利要求书2页 。

3、说明书17页 附图11页 CN 111525823 A 2020.08.11 CN 111525823 A 1.一种桥式输出电路， 接受输入信号的供给并从输出端子输出与所述输入信号对应的 输出信号， 其特征在于具备： 第1晶体管， 设置在第1电源端子与所述输出端子之间； 第2晶体管， 设置在所述输出端子与第2电源端子之间； 第1检测电路， 基于作为所述第1晶体管的栅极信号的第1栅极信号检测所述第1晶体管 的接通/断开状态并输出表示检测结果的第1检测信号； 第2检测电路， 基于作为所述第2晶体管的栅极信号的第2栅极信号检测所述第2晶体管 的接通/断开状态并输出表示检测结果的第2检测信号； 栅极控。

4、制信号产生电路， 基于所述输入信号、 所述第1检测信号及所述第2检测信号， 以 所述第1晶体管及所述第2晶体管不会同时成为接通状态的方式产生第1栅极控制信号及第 2栅极控制信号； 第1驱动电路， 基于所述第1栅极控制信号， 将所述第1栅极信号供给至所述第1晶体管； 及 第2驱动电路， 基于所述第2栅极控制信号， 将所述第2栅极信号供给至所述第2晶体管； 且 所述输入信号交替地取输出接通指令电平及输出断开指令电平， 所述输出接通指令电 平指示应将所述第1晶体管设为接通状态且将所述第2晶体管设为断开状态， 所述输出断开 指令电平指示应将所述第1晶体管设为断开状态且将所述第2晶体管设为接通状态， 如。

5、果在所述第1晶体管为断开状态且所述第2晶体管为接通状态时所述输入信号中存 在从所述输出断开指令电平向所述输出接通指令电平的切换， 那么 所述栅极控制信号产生电路产生用来将所述第2晶体管设为断开状态的所述第2栅极 控制信号， 并且由让用来将所述第2晶体管设为断开状态的所述第2栅极控制信号延迟所得 的信号产生用来将所述第1晶体管设为接通状态的所述第1栅极控制信号， 且 基于作为所述输入信号的第1延迟控制信号、 表示所述第2晶体管的接通/断开状态的第2延迟控制信号、 及 表示所述输出信号的电平或所述第1晶体管的接通/断开状态的第3延迟控制信号， 控制所述延迟的时间即延迟量。 2.根据权利要求1所述的。

6、桥式输出电路， 其特征在于： 所述栅极控制信号产生电路构成为当满足特定条件时使所述延迟量减少， 所述特定条件当作为所述第1延迟控制信号的所述输入信号为所述输出接通指令电 平、 且利用所述第2延迟控制信号表示所述第2晶体管为断开状态且利用所述第3延迟控制 信号表示所述输出信号的电平为特定电平以下或所述第1晶体管为断开状态时得到满足。 3.根据权利要求2所述的桥式输出电路， 其特征在于： 所述栅极控制信号产生电路具备： 调整用电容器； 调整用电流输出电路， 每当所述特定条件得到满足时， 在满足所述特定条件期间， 使调 整用电流流经所述调整用电容器， 由此更新所述调整用电容器的端子电压； 及 延迟电。

7、路， 产生让用来将所述第2晶体管设为断开状态的所述第2栅极控制信号延迟与 所述调整用电容器的端子电压对应的时间所得的信号作为用来将所述第1晶体管设为接通 权利要求书 1/2 页 2 CN 111525823 A 2 状态的所述第1栅极控制信号。 4.根据权利要求3所述的桥式输出电路， 其特征在于： 所述延迟电路具备： 延迟用电容器； 及 电路， 从所述第2栅极控制信号的电平从用来将所述第2晶体管设为接通状态的电平切 换为用来将所述第2晶体管设为断开状态的电平的时间点开始， 将特定电流及与所述调整 用电容器的端子电压对应的电流供给至所述延迟用电容器； 且 基于所述延迟用电容器的端子电压产生所述第。

8、1栅极控制信号。 5.根据权利要求3所述的桥式输出电路， 其特征在于： 所述延迟电路随着流经所述调整用电容器的所述调整用电流的累积量增大而所述调 整用电容器的端子电压偏离特定的初始电压， 使所述延迟量从特定的初始延迟量减少。 6.根据权利要求5所述的桥式输出电路， 其特征在于： 如果通过所述延迟量的减少而不再产生满足所述特定条件的期间， 那么所述调整用电 容器的端子电压固定且所述延迟量也固定。 7.根据权利要求1至6中任一项所述的桥式输出电路， 其特征在于： 所述第1驱动电路接收用来将所述第1晶体管设为断开状态、 接通状态的所述第1栅极 控制信号， 且将用来将所述第1晶体管设为断开状态、 接通。

9、状态的所述第1栅极信号供给至 所述第1晶体管， 所述第2驱动电路接收用来将所述第2晶体管设为断开状态、 接通状态的所述第2栅极 控制信号， 且将用来将所述第2晶体管设为断开状态、 接通状态的所述第2栅极信号供给至 所述第2晶体管。 8.一种半导体装置， 其特征在于： 形成根据权利要求1至7中任一项所述的桥式输出电 路， 且 所述桥式输出电路是使用集成电路形成的。 9.一种电源装置， 其特征在于具备： 根据权利要求1至7中任一项所述的桥式输出电路； 及 输入信号产生电路， 基于与直流输出电压对应的反馈电压产生所述输入信号， 所述直 流输出电压是从作为所述桥式输出电路的输出信号的开关电压产生的。 。

10、10.一种半导体装置， 其特征在于： 形成根据权利要求9所述的电源装置， 且 所述电源装置是使用集成电路形成的。 权利要求书 2/2 页 3 CN 111525823 A 3 桥式输出电路、 电源装置及半导体装置 技术领域 0001 本发明涉及一种桥式输出电路、 电源装置及半导体装置。 背景技术 0002 图15表示具备半桥电路901的桥式输出电路的构成。 半桥电路901具备作为串联连 接的一对开关元件的晶体管901H及901L。 在图15的桥式输出电路中， 使晶体管901H及901L 交替地接通、 断开， 但为了确实地避免晶体管901H及901L同时成为接通状态， 存在它们同时 成为断开的期。

11、间， 该期间称为空载时间(空载时间期间)。 0003 一般来说， 采用如下方式， 即， 将其中一个晶体管的栅极电压用作反馈信号， 当确 认了其中一个晶体管的断开状态后， 使另一个晶体管接通。 0004 先前技术文献 0005 专利文献 0006 专利文献1日本专利特开2011-55470号公报 发明内容 0007 发明要解决的问题 0008 为了抑止串联连接的一对晶体管同时接通产生的贯通电流， 必需空载时间， 但空 载时间的增大会使桥式输出电路的损耗或包含桥式输出电路的装置的损耗增大。 因此， 优 选的是， 虽然抑止贯通电流的产生但尽可能地缩短空载时间。 0009 本发明的目的在于提供一种有助。

12、于缩短空载时间的桥式输出电路、 电源装置及半 导体装置。 0010 解决问题的技术手段 0011 本发明的桥式输出电路是接收输入信号的供给并从输出端子输出与所述输入信 号对应的输出信号的桥式输出电路， 其特征在于具备： 第1晶体管， 设置在第1电源端子与所 述输出端子之间； 第2晶体管， 设置在所述输出端子与第2电源端子之间； 第1检测电路， 基于 作为所述第1晶体管的栅极信号的第1栅极信号检测所述第1晶体管的接通/断开状态并输 出表示检测结果的第1检测信号； 第2检测电路， 基于作为所述第2晶体管的栅极信号的第2 栅极信号检测所述第2晶体管的接通/断开状态并输出表示检测结果的第2检测信号； 。

13、栅极 控制信号产生电路， 基于所述输入信号、 所述第1检测信号及所述第2检测信号， 以所述第1 晶体管及所述第2晶体管不会同时成为接通状态的方式产生第1栅极控制信号及第2栅极控 制信号； 第1驱动电路， 基于所述第1栅极控制信号将所述第1栅极信号供给至所述第1晶体 管； 及第2驱动电路， 基于所述第2栅极控制信号将所述第2栅极信号供给至所述第2晶体管； 且所述输入信号交替地取指示应将所述第1晶体管设为接通状态且将所述第2晶体管设为 断开状态的输出接通指令电平、 及指示应将所述第1晶体管设为断开状态且将所述第2晶体 管设为接通状态的输出断开指令电平， 如果当所述第1晶体管为断开状态且所述第2晶体。

14、管 为接通状态时在所述输入信号中存在从所述输出断开指令电平向所述输出接通指令电平 说明书 1/17 页 4 CN 111525823 A 4 的切换， 那么所述栅极控制信号产生电路产生用来将所述第2晶体管设为断开状态的所述 第2栅极控制信号， 并且由让用来将所述第2晶体管设为断开状态的所述第2栅极控制信号 延迟所得的信号产生用来将所述第1晶体管设为接通状态的所述第1栅极控制信号， 且基于 作为所述输入信号的第1延迟控制信号、 表示所述第2晶体管的接通/断开状态的第2延迟控 制信号、 及表示所述输出信号的电平或所述第1晶体管的接通/断开状态的第3延迟控制信 号控制所述延迟的时间即延迟量。 001。

15、2 具体来说， 例如， 优选的是， 所述栅极控制信号产生电路构成为当满足特定条件时 使所述延迟量减少， 当作为所述第1延迟控制信号的所述输入信号为所述输出接通指令电 平、 且利用所述第2延迟控制信号表示所述第2晶体管为断开状态且利用所述第3延迟控制 信号表示所述输出信号的电平为特定电平以下或所述第1晶体管为断开状态时， 满足所述 特定条件。 0013 更具体来说， 例如， 优选的是， 所述栅极控制信号产生电路具备： 调整用电容器； 调 整用电流输出电路， 每当满足所述特定条件时， 在满足所述特定条件期间流经所述调整用 电容器调整用电流， 由此， 更新所述调整用电容器的端子电压； 及延迟电路， 。

16、产生让用来将 所述第2晶体管设为断开状态的所述第2栅极控制信号延迟与所述调整用电容器的端子电 压对应的时间所得的信号作为用来将所述第1晶体管设为接通状态的所述第1栅极控制信 号。 0014 更具体来说， 例如， 优选的是， 所述延迟电路具备： 延迟用电容器； 及电路， 该电路 从所述第2栅极控制信号的电平从用来将所述第2晶体管设为接通状态的电平切换为用来 将所述第2晶体管设为断开状态的电平的时间点开始， 将特定电流及与所述调整用电容器 的端子电压对应的电流供给至所述延迟用电容器； 且基于所述延迟用电容器的端子电压产 生所述第1栅极控制信号。 0015 此外， 具体来说， 例如， 优选的是， 所。

17、述延迟电路随着流经所述调整用电容器的所 述调整用电流的累积量增大而所述调整用电容器的端子电压偏离特定的初始电压， 使所述 延迟量从特定的初始延迟量减少。 0016 此时， 例如， 优选的是， 如果通过所述延迟量的减少而不再产生满足所述特定条件 的期间， 那么所述调整用电容器的端子电压固定， 所述延迟量也固定。 0017 此外， 具体来说， 例如， 优选的是， 所述第1驱动电路接收用来将所述第1晶体管设 为断开状态、 接通状态的所述第1栅极控制信号， 将用来将所述第1晶体管设为断开状态、 接 通状态的所述第1栅极信号供给至所述第1晶体管， 所述第2驱动电路接收用来将所述第2晶 体管设为断开状态、。

18、 接通状态的所述第2栅极控制信号， 将用来将所述第2晶体管设为断开 状态、 接通状态的所述第2栅极信号供给至所述第2晶体管。 0018 本发明的半导体装置的特征在于： 是形成所述桥式输出电路的半导体装置， 所述 桥式输出电路是使用集成电路而形成的。 0019 本发明的电源装置的特征在于具备： 所述桥式输出电路； 及输入信号产生电路， 基 于与直流输出电压对应的反馈电压产生所述输入信号， 所述直流输出电压是从作为所述桥 式输出电路的输出信号的开关电压产生的。 0020 本发明的另一半导体装置的特征在于： 是形成所述电源装置的半导体装置， 所述 电源装置是使用集成电路形成的。 说明书 2/17 页。

19、 5 CN 111525823 A 5 0021 发明的效果 0022 根据本发明， 能够提供一种有助于缩短空载时间的桥式输出电路、 电源装置及半 导体装置。 附图说明 0023 图1是本发明的实施方式的桥式输出电路的构成图。 0024 图2是图1的桥式输出电路中的输入信号及输出信号的概略波形图。 0025 图3是设置在图1的栅极控制信号产生电路的空载时间调整电路的电路图。 0026 图4(a)、 (b)是表示在图3的空载时间调整电路中利用的信号的产生方框及波形的 图。 0027 图5是表示供说明的2个期间的图。 0028 图6是桥式输出电路刚启动之后的输入信号的上升沿周边的信号波形图。 00。

20、29 图7是用来说明桥式输出电路刚启动之后的各部的状态的图。 0030 图8是桥式输出电路启动之后经过充分时间之后的输入信号的上升沿周边的信号 波形图。 0031 图9是桥式输出电路中的输入信号的下降沿周边的信号波形图。 0032 图10是本发明的第3实施例的空载时间调整电路的变化电路图。 0033 图11是本发明的第4实施例的开关电源装置的构成图。 0034 图12是本发明的第4实施例的开关电源IC的外观图。 0035 图13是本发明的第4实施例的复印机的外观图。 0036 图14是本发明的第4实施例的马达驱动装置的构成图。 0037 图15是普通的桥式输出电路的构成图。 具体实施方式 00。

21、38 以下， 参考附图， 对本发明的实施方式的例子具体地进行说明。 在参考的各图中， 对相同的部分附注相同的符号， 原则上省略关于相同部分的重复说明。 另外， 在本说明书 中， 在记述之简化上， 存在通过标记参考的信息、 信号、 物理量或部件等的记号或符号而省 略或略记与该记号或符号对应的信息、 信号、 物理量或部件等的名称的情况。 例如， 通过下 述 “HG” 而参考的高侧栅极信号有时表述为高侧栅极信号HG， 有时略记为栅极信号HG或信号 HG， 但它们均指相同的事物。 0039 图1是本发明的实施方式的桥式输出电路BB的构成图。 桥式输出电路BB具备： 作为 电压控制型晶体管的高侧晶体管1。

22、H及低侧晶体管1L、 高侧驱动电路2H及低侧驱动电路2L、 高侧状态检测电路3H及低侧状态检测电路3L、 栅极控制信号产生电路4、 输出检测电路5、 输 入端子6、 及输出端子7。 从桥式输出电路BB的外部对输入端子6供给矩形波状的输入信号 SIN， 将与输入信号SIN对应的矩形波状的开关信号(换句话说开关电压)作为输出信号SOUT施 加至输出端子7。 0040 在说明图1的构成之前， 对若干个用语设置说明。 0041 在本实施方式中， 所谓电平是指电位的电平， 对于任意的信号或电压， 高电平具有 比低电平更高的电位。 接地指具有0V(零伏特)的基准电位的导电部或指基准电位本身。 在 说明书 。

23、3/17 页 6 CN 111525823 A 6 本实施方式中， 未特别设置基准而示出的电压表示从接地来观察的电位。 0042 在任意的信号或电压中， 将从低电平向高电平的切换称为上升沿， 将从低电平向 高电平切换的时间点称为上升沿时间点。 同样地， 在任意的信号或电压中， 将从高电平向低 电平的切换称为下降沿， 将从高电平向低电平的切换时间点称为下降沿时间点。 0043 对于作为包含晶体管1H及1L的FET构成的晶体管， 所谓接通状态是指该晶体管的 漏极及源极间为导通状态， 所谓断开状态是指该晶体管的漏极及源极间为非导通状态(遮 断状态)。 0044 晶体管1H及1L分别作为N通道型MOS。

24、FET(Metal Oxide Semiconductor Field effect transistor， 金属氧化物半导体场效应管)构成， 通过将晶体管1H及1L串联连接而 形成半桥电路1。 具体来说， 晶体管1H的漏极连接于被施加电源电压Vin的第1电源端子， 接 受电源电压Vin的供给， 晶体管1H的源极与晶体管1L的漏极由输出端子7共通连接。 电源电 压Vin为特定的正直流电压(例如12V)。 晶体管1L的源极连接于作为第2电源端子发挥功能 的接地。 0045 图1所示的二极管1HD及1LD分别为晶体管1H及1L的寄生二极管。 相对于晶体管1H 的源极、 漏极分别连接二极管1HD的阳。

25、极、 阴极， 相对于晶体管1L的源极、 漏极分别连接二极 管1LD的阳极、 阴极。 但是， 也可以不同于晶体管1H及1L的寄生二极管而设置二极管1HD及 1LD。 0046 驱动电路2H接收从栅极控制信号产生电路4供给的高侧栅极控制信号HGCTL并将 与该控制信号HGCTL对应的高侧栅极信号HG供给至晶体管1H的栅极， 由此， 将晶体管1H设为 接通状态及断开状态的任一状态。 0047 驱动电路2L接收从栅极控制信号产生电路4供给的低侧栅极控制信号LGCTL并将 与该控制信号LGCTL对应的低侧栅极信号LG供给至晶体管1L的栅极， 由此， 将晶体管1L设为 接通状态及断开状态的任一状态。 00。

26、48 高侧状态检测电路3H接收高侧栅极信号HG， 基于高侧栅极信号HG检测晶体管1H处 于接通状态及断开状态的哪一状态， 产生表示其检测结果的高侧反馈信号HGFB并输出至栅 极控制信号产生电路4。 0049 低侧状态检测电路3L接收低侧栅极信号LG， 基于低侧栅极信号LG检测晶体管1L处 于接通状态及断开状态的哪一状态， 产生表示其检测结果的低侧反馈信号LGFB并输出至栅 极控制信号产生电路4。 0050 高侧驱动电路2H如果接收到高电平的栅极控制信号HGCTL的输入， 那么输出高电 平的栅极信号HG， 如果接收到低电平的栅极控制信号HGCTL的输入， 那么输出低电平的栅极 信号HG。 005。

27、1 栅极信号HG的电压是晶体管1H的栅极电压。 当栅极信号HG的电平为高电平时， 晶 体管1H的栅极-源极间电压成为与晶体管1H的特性对应的特定的栅极阈值电压VTHH(栅极遮 断电压)以上， 晶体管1H成为接通状态， 当栅极信号HG的电平为低电平时， 晶体管1H的栅极- 源极间电压成为未达栅极阈值电压VTHH， 晶体管1H成为断开状态。 0052 驱动电路2H基于具有高于电源电压Vin的电压值的上侧电源电压(例如17V)及具 有输出端子7的电压值的下侧电源电压而动作， 栅极信号HG的高电平与上侧电源电压的电 平一致， 栅极信号HG的低电平与下侧电源电压的电平(即输出信号SOUT的电平)一致。 。

28、说明书 4/17 页 7 CN 111525823 A 7 0053 高侧状态检测电路3H在晶体管1H的栅极-源极间电压(即从晶体管1H的源极的电 位观察的栅极的电位)未达栅极阈值电压VTHH的情况下输出低电平的信号HGFB， 不然则输出 高电平的信号HGFB。 低电平的信号HGFB作为表示晶体管1H为断开状态的信号发挥功能， 高 电平的信号HGFB作为表示晶体管1H为非断开状态的信号或表示晶体管1H为接通状态的信 号发挥功能。 因此， 检测电路3H可以说是基于高侧栅极信号HG检测晶体管1H是否为断开状 态的电路， 也可以说是基于高侧栅极信号HG检测晶体管1H是否为接通状态的电路。 另外， 检。

29、 测电路3H也可以是如下电路， 即， 当晶体管1H的栅极-源极间电压未达比栅极阈值电压VTHH 更低的特定电压VTHH的情况下， 输出低电平的信号HGFB， 不然则输出高电平的信号HGFB。 0054 低侧驱动电路2L如果接收到高电平的栅极控制信号LGCTL的输入， 那么输出高电 平的栅极信号LG， 如果接收到低电平的栅极控制信号LGCTL的输入， 那么输出低电平的栅极 信号LG。 0055 栅极信号LG的电压为晶体管1L的栅极电压。 当栅极信号LG的电平为高电平时， 晶 体管1L的栅极-源极间电压成为与晶体管1L的特性对应的特定的栅极阈值电压VTHL(栅极遮 断电压)以上， 晶体管1L成为接。

30、通状态， 当栅极信号LG的电平为低电平时， 晶体管1L的栅极- 源极间电压成为未达栅极阈值电压VTHL， 晶体管1L成为断开状态。 0056 驱动电路2L基于特定的正内部电源电压(例如5V)及接地电压而动作， 栅极信号LG 的高电平与控制电源电压的电平一致， 栅极信号LG的低电平与接地的电位一致。 0057 低侧状态检测电路3L在晶体管1L的栅极-源极间电压(即， 从晶体管1L的源极电位 观察的栅极的电位)未达栅极阈值电压VTHL的情况下， 输出低电平的信号LGFB， 不然则输出 高电平的信号LGFB。 低电平的信号LGFB作为表示晶体管1L为断开状态的信号发挥功能， 高 电平的信号LGFB作。

31、为表示晶体管1L并非断开状态的信号或表示晶体管1L为接通状态的信 号发挥功能。 因此， 检测电路3L可以说是基于低侧栅极信号LG而检测晶体管1L是否为断开 状态的电路， 也可以说是基于低侧栅极信号LG而检测晶体管1L是否为接通状态的电路。 另 外， 检测电路3L也可以是如下电路， 即， 在晶体管1L的栅极-源极间电压未达比栅极阈值电 压VTHL更低的特定电压VTHL的情况下输出低电平的信号LGFB， 不然则输出高电平的信号 LGFB。 0058 对栅极控制信号产生电路4输入供给至输入端子6的输入信号SIN、 来自电路3H及3L 的信号HGFB及LGFB、 及来自输出检测电路5的信号SOUT_L。

32、。 0059 栅极控制信号产生电路4基于供给至输入端子6的指示应将晶体管1H及1L的哪一 个设为接通状态的输入信号SIN， 产生及输出栅极控制信号HGCTL及LGCTL。 高电平的输入信 号SIN作为指示应将晶体管1H设为接通状态且将晶体管1L设为断开状态的信号发挥功能， 低 电平的输入信号SIN作为指示应将晶体管1H设为断开状态且将晶体管1L设为接通状态的信 号发挥功能。 因此， 栅极控制信号产生电路4基本上当输入信号SIN为高电平时将高电平的栅 极控制信号HGCTL输出至驱动电路2H并且将低电平的栅极控制信号LGCTL输出至驱动电路 2L， 由此， 将晶体管1H设为接通状态且将晶体管1L设。

33、为断开状态， 相反， 当输入信号SIN为低 电平时， 将低电平的栅极控制信号HGCTL输出至驱动电路2H并且将高电平的栅极控制信号 LGCTL输出至驱动电路2L， 由此， 将晶体管1H设为断开状态且将晶体管1L设为接通状态。 0060 其中， 栅极控制信号产生电路4通过参考反馈信号HGFB及LGFB， 为了确实地防止晶 体管1H及1L同时成为接通， 设定空载时间期间。 在空载时间期间， 晶体管1H及1L同时成为断 说明书 5/17 页 8 CN 111525823 A 8 开状态。 进而， 在电路4中， 采取通过也利用来自输出检测电路5的信号SOUT_L而尽可能地缩 短空载时间期间的措施， 对。

34、于其详情， 在下文中进行叙述。 0061 在包含晶体管1H及1L的半桥电路1中， 将晶体管1H为接通状态且晶体管1L为断开 状态的状态称为输出接通状态， 并且将成为输出接通状态的期间称为输出接通期间， 与此 类似地， 将晶体管1H为断开状态且晶体管1L为接通状态的状态称为输出断开状态， 并且将 成为输出断开状态的期间称为输出断开期间。 在输出断开期间与输出接通期间之间插入空 载时间期间。 0062 在输出接通状态下， 输出端子7中的输出信号SOUT成为具有与电源电压Vin实质上 相同或大致相同电位的高电平， 在输出断开状态下， 输出端子7中的输出信号SOUT成为具有 与接地实质上相同或大致相同。

35、的电位的低电平。 0063 如图2所示， 输入信号SIN是交替地取低电平及高电平的矩形波状的信号， 因此， 输 出信号SOUT也成为根据输入信号SIN的电平而交替地取低电平及高电平的矩形波状的信号。 0064 输出检测电路5检测输出信号SOUT的电平， 并产生及输出表示其检测结果的输出检 测信号SOUT_L。 具体来说， 例如， 输出检测电路5将输出信号SOUT的电平与特定的输出判定电 平进行比较， 当输出信号SOUT的电平为输出判定电平以下时， 输出高电平的输出检测信号 SOUT_L， 当并非输出判定电平以下时输出低电平的输出检测信号SOUT_L。 以在输出接通状态 下输出检测信号SOUT_。

36、L成为低电平的方式且在输出断开状态下输出检测信号SOUT_L成为高 电平的方式， 输出判定电平具有比电源电压Vin更低的特定的正电压值(例如1V)。 0065 低电平的输出检测信号SOUT_L作为表示半桥电路1处于输出接通状态的信号发挥 功能， 高电平的输出检测信号SOUT_L作为表示半桥电路1处于输出断开状态的信号发挥功 能。 因此， 输出检测电路5可以说是检测半桥电路1是否处于输出接通状态的电路， 也可以说 是检测半桥电路1是否处于输出断开状态的电路。 0066 在以下第1第5实施例中说明关于以上述内容为基本的桥式输出电路BB的详细 的构成例、 动作例、 应用例及变化例。 只要无特别记述且。

37、只要无矛盾， 那么在本实施方式中， 将上述事项应用于下述第1第5实施例， 在第1第5实施例中， 对与上述内容矛盾的事项， 优先第1第5实施例中的记载。 此外， 只要无矛盾， 也可以将以下所述的第1第5实施例中 的任意的实施例所记载的事项应用于其它任意的实施例(即， 也可以将第1第5实施例中 的任意的2个以上的实施例组合)。 0067 第1实施例 0068 对第1实施例进行说明。 图3是栅极控制信号产生电路4所包含的空载时间调整电 路100的电路图。 空载时间调整电路100具备调整用电流输出电路110、 延迟电路120、 电容器 C1、 及晶体管150。 调整用电流输出电路110包含通过符号11。

38、1114而参考的各构成要素。 延 迟电路120具备包含通过符号131138而参考的各构成要素的充电电流供给电路130、 包含 反相器电路141及142的输出电路140、 及电容器C2。 下述充放电控制信号产生电路160(参考 图4(a)也包含于充电电流供给电路130的构成要素。 0069 晶体管131、 135及150作为N通道型MOSFET构成， 晶体管111、 132、 133及134作为P通 道型MOSFET构成。 0070 对空载时间调整电路100的各构成要素的连接关系进行说明。 通过对反相器电路 114输入信号LGFB， 而产生信号LGFB的反相信号(逻辑反相信号)。 NAND电路1。

39、13是具备第1 说明书 6/17 页 9 CN 111525823 A 9 第3输入端子的3输入的否定逻辑积电路， 对NAND电路113的第1输入端子输入信号SIN， 对 NAND电路113的第2输入端子通过反相器电路114而输入信号LGFB的反相信号， 对NAND电路 113的第3输入端子输入信号SOUT_L。 NAND电路113的输出端子连接于晶体管111的栅极。 0071 晶体管111的源极经由电阻112而连接于被施加内部电源电压Vreg的端子， 晶体管 111的漏极连接于共通连接着电容器C1的一端及晶体管131的栅极的节点ND1。 电容器C1的 另一端接地。 内部电源电压Vreg是特定。

40、的正直流电压(例如5V)。 内部电源电压Vreg例如是 在设置在桥式输出电路BB的或设置在内包桥式输出电路BB的装置的内部电源电压产生电 路(未图示)中基于输入电压Vin而产生。 此外， 晶体管150的漏极连接于节点ND1， 晶体管150 的源极接地， 对晶体管150的栅极输入重启信号RST。 0072 对晶体管132及133的各源极施加内部电源电压Vreg， 晶体管132的栅极及漏极与 晶体管133的栅极共通连接。 晶体管131及132的漏极彼此共通连接， 晶体管131的源极经由 电阻136而接地。 晶体管133的漏极在节点ND2与电容器C2的一端连接， 电容器C2的另一端接 地。 0073。

41、 对晶体管134的源极施加内部电源电压Vreg， 晶体管134的漏极经由电阻138而连 接于节点ND2。 节点ND2也连接于晶体管135的漏极， 晶体管135的源极接地。 对反相器电路 137的输入端子输入充放电控制信号CHC， 反相器电路137的输出端子连接于晶体管134及 135的各栅极。 此外， 节点ND2连接于反相器电路141的输入端子， 反相器电路141的输出端子 连接于反相器电路142的输入端子。 反相器电路142的输出信号成为信号HGCTL。 0074 对空载时间调整电路100的动作及功能进行说明。 另外， 栅极控制信号产生电路4 可在桥式输出电路B启动时等必要的时间点进行重启处。

42、理。 在重启处理中， 将高电平的重启 信号RST供给至晶体管150的栅极， 由此， 电容器C1的两端子间经由晶体管150而短路， 由此， 电容器C1的端子电压(即电容器C1的两端子间电压)成为0V。 在重启处理进行一定时间之 后， 持续将低电平的重启信号RST供给至晶体管150的栅极。 以下， 只要无特别记述， 那么设 为将低电平的重启信号RST持续供给至晶体管150的栅极。 0075 在调整用电流输出电路110中， NAND电路113以只在向自身的第1第3输入端子的 输入信号全部为高电平时将低电平的信号供给至晶体管111的栅极将晶体管111设为接通 状态的方式动作。 如果向NAND电路113。

43、的第1第3输入端子的输入信号之中包含1个低电平 的信号， 那么从NAND电路113将高电平的信号供给至晶体管111的栅极而将晶体管111设为 断开状态。 因此， 可以说调整用电流输出电路110是在满足特定条件JJ期间将调整用电流供 给至电容器C1的电路， 当信号SIN为高电平且信号LGFB为低电平且信号SOUT_L为高电平时满 足特定条件JJ。 调整用电流每当特定条件JJ得到满足时被供给至电容器C1。 在图3的电路 中， 只当满足特定条件JJ时， 晶体管111成为接通状态， 从施加内部电源电压Vreg的端子经 由电阻112及晶体管111而将调整用电流供给至电容器C1， 电容器C1的端子电压(即。

44、两端子 间电压)上升。 但是， 当然， 电容器C1的端子电压的上升限制至内部电源电压Vreg为止， 电容 器C1的端子电压不会超过内部电源电压Vreg。 0076 对晶体管131的栅极供给电容器C1的端子电压。 如果电容器C1的端子电压超过晶 体管131的栅极阈值电压(栅极遮断电压)， 那么由电容器C1的端子电压、 晶体管131的栅极 阈值电压、 及电阻136的电阻值规定的漏极电流会流动至晶体管131。 晶体管131的漏极电流 随着电容器C1的端子电压的增大而增大。 因为在晶体管132及133形成有电流镜电路， 所以 说明书 7/17 页 10 CN 111525823 A 10 与晶体管13。

45、1的漏极电流成正比的电流IPLUS作为晶体管133的漏极电流流动。 因此， 电容器 C1的端子电压越增大， 那么通过晶体管131的漏极电流的增大而电流IPLUS也越增大。 但是， 像根据图3的电路构成当然理解的那样， 在节点ND2的电压达到内部电源电压Vreg的情况 下， 电流IPLUS不流动。 0077 输入至反相器电路137的充放电控制信号CHC是利用图4(a)的充放电控制信号产 生电路160基于信号LGCTL及SIN而产生。 在图4(b)表示信号LGCTL及SIN与信号CHC的关系。 信 号SIN交替地取低电平及高电平， 与此连动， 信号LGCTL交替地取高电平及低电平。 如果将信 号L。

46、GCTL为高电平且信号SIN为低电平的状态设为起点进行考虑， 那么， 首先， 在信号SIN产生 上升沿， 接收信号SIN的上升沿而电路4将信号LGCTL从高电平切换为低电平。 然后， 产生信号 SIN的下降沿， 接收信号SIN的下降沿而电路4将信号LGCTL从低电平切换为高电平。 电路160 是如下逻辑电路， 即， 接收信号LGCTL的下降沿而将信号CHC从低电平切换为高电平， 然后， 接收信号SIN的下降沿而将信号CHC从高电平切换为低电平。 只要满足所述情况， 那么电路 160的具体的构成可以任意。 0078 当信号CHC为低电平时， 从反相器电路137将实质上与内部电源电压Vreg的电位。

47、一 致的高电平的信号供给至晶体管134及135的各栅极而晶体管134成为断开状态且晶体管 135成为接通状态。 因此， 当信号CHC为低电平时， 电容器C2的两端子间通过晶体管135而短 路， 节点ND2的电压成为0V。 0079 然后， 如果信号CHC成为高电平， 那么从反相器电路137将实质上为0V的低电平的 信号供给至晶体管134及135的各栅极而晶体管134成为接通状态且晶体管135成为断开状 态。 如此一来， 从施加内部电源电压Vreg的端子经由晶体管134及电阻138而朝向节点ND2流 动电流IO。 电流IO的值由内部电源电压Vreg及节点ND2的电压间的差、 及电阻138的电阻值。

48、规 定。 0080 将信号CHC成为高电平的期间称为 “C2充电期间” (参考图4(b)。 在C2充电期间， 将 电流IO及与电容器C1的端子电压对应的电流IPLUS供给至电容器C2而对电容器C2进行充电。 但是， 像根据图3的电路构成当然理解的那样， 在节点ND2的电压达到内部电源电压Vreg的 情况下， 电流IO及IPLUS不流动， 根据电容器C1的端子电压， 电流IPLUS为零。 当信号CHC成为高 电平之后， 如果信号CHC要成为低电平， 那么像上述的那样， 晶体管135成为接通状态， 因此， 电容器C2的储存电荷经由晶体管135而放电， 节点ND2的电压迅速地成为0V。 0081 输。

49、出电路140是如下电路， 即， 当与电容器C2的端子电压(即电容器C2的两端子间 电压)一致的节点ND2中的电压为特定的判定电压以上时输出高电平的信号HGCTL， 不然则 输出低电平的信号HGCTL。 此处的判定电压是比内部电源电压Vreg更低的正电压， 如果内部 电源电压Vreg为5V， 那么判定电压例如为2V。 在图3中， 输出电路140由2个反相器电路141及 142构成， 但也可以由单一的缓冲电路构成输出电路140。 0082 参考图5， 着眼于桥式输出电路BB刚启动之后的期间PA、 及桥式输出电路BB启动后 经过充分时间之后的期间PB。 设为在期间PA之前， 重启信号RST成为高电平。

50、， 电容器C1的端子 电压成为0V， 与期间PA的开始同时在重启信号RST中产生下降沿， 以后， 重启信号RST维持为 低电平。 从期间PA的开始时点起， 交替地取低电平及高电平的输入信号SIN被持续供给至桥 式输出电路BB的输入端子6。 0083 图6表示应答期间PA中的信号SIN的上升沿的各信号波形。 时间点tA1tA6是属于期 说明书 8/17 页 11 CN 111525823 A 11 间PA的时间点， 随着时间经过， 时间点tA1、 tA2、 tA3、 tA4、 tA5、 tA6依次到来。 在时间点tA1之前， 信 号SIN为低电平， 根据低电平的信号SIN， 信号HGCTL、 H。