动态随机存储方法及系统.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010392926.5 (22)申请日 2020.05.11 (71)申请人 福州瑞芯微电子股份有限公司 地址 350003 福建省福州市鼓楼区软件大 道89号18号楼 (72)发明人 汤云平 (74)专利代理机构 福州市景弘专利代理事务所 (普通合伙) 35219 代理人 林祥翔徐剑兵 (51)Int.Cl. G06F 3/06(2006.01) G06F 11/10(2006.01) (54)发明名称 一种动态随机存储方法及系统 (57)摘要 一种动态随机存储方法及系统。

2、， 其中包括如 下步骤， 当芯片的DDR控制器发出单笔burst读数 据请求时， 返回每组32bit， 共8组数据； 控制ECC 纠错码按照每两组32bit合并纠错一次生成纠错 码， 单笔burst读数据请求返回4组纠错码。 通过 上述方案控制burst存储过程中每64bit生成一 次纠错码， 能够使得原生数据与纠错码的空间占 用比例提高到8比1， 从而达到了提高DRAM存储空 间的技术效果。 权利要求书1页 说明书2页 附图2页 CN 111736760 A 2020.10.02 CN 111736760 A 1.一种动态随机存储方法， 其特征在于， 包括如下步骤， 当芯片的DDR控制器发出。

3、burst 读数据请求时， 返回每组32bit， 共8组数据； 控制ECC纠错码按照每两组32bit合并纠错一次 生成纠错码， 每一个时钟周期内的burst读数据请求返回4组纠错码。 2.根据权利要求1所述的动态随机存储方法， 其特征在于， 每次纠错码等分成两份短 码， 分别随两组的32bit数据返回。 3.一种动态随机存储系统， 其特征在于， 包括DDR控制器模块、 返回模块、 纠错模块， 所 述DDR控制器模块用于发出burst读数据请求， 所述返回模块用于返回每组32bit， 共8组数 据， 所述纠错模块用于按照每两组32bit合并纠错一次生成纠错码， 每一个时钟周期内的 burst读数。

4、据请求返回4组纠错码。 4.根据权利要求3所述的动态随机存储系统， 其特征在于， 所述纠错模块还用于将每次 的纠错码等分成两份短码， 分别随两组的32bit数据返回。 5.根据权利要求4所述的动态随机存储系统， 其特征在于， 还包括主控芯片， 所述主控 芯片包括32个数据IO接口和4个纠错码IO接口， 所述数据IO接口和纠错码IO接口分别用于 接收同时返回的数据和纠错码， 并将数据和纠错码分别存储。 权利要求书 1/1 页 2 CN 111736760 A 2 一种动态随机存储方法及系统 技术领域 0001 本发明涉及动态存储技术领域， 尤其涉及一种能够减少纠错码占用的动态存储方 式。 背景技。

5、术 0002 动态随机存储器(DRAM)的数据单元可能受各类因素影响， 导致数据位出错， 进而 影响系统的稳定性。 为了解决类似问题， 需要引入纠错机制， 目前技术采用的是ECC纠错。 ECC是 “Error Correcting Code” 的简写， ECC是一种能够实现 “错误检查和纠正” 的技术， ECC内存就是应用了这种技术的内存， 一般多应用在服务器及图形工作站上， 可提高计算机 运行的稳定性和增加可靠性。 对于ECC*纠错算法， 每32bit的数据就需要额外占用7bit的数 据单元来保存， 每64bit的数据就需要额外占用8bit的数据单元来保存， 以此类推。 这将导 致实际DDR。

6、可用容量下降， 性价比较低。 并且为了不影响DDR的带宽， ECC纠错码都需要额外 IO进行传输， 这增加了芯片成本以及客户板级设计的难度。 发明内容 0003 为此， 需要提供一种新的适配burst存储的存储及纠错方法， 能够达到提高有效数 据存储空间的技术效果； 0004 为实现上述目的， 发明人提供了一种动态随机存储方法， 包括如下步骤， 当芯片的 DDR控制器发出burst读数据请求时， 返回每组32bit， 共8组数据； 控制ECC纠错码按照每两 组32bit合并纠错一次生成纠错码， 每一个时钟周期内的burst读数据请求返回4组纠错码。 0005 具体地， 每次纠错码等分成两份短码。

7、， 分别随两组的32bit数据返回。 0006 一种动态随机存储系统， 包括DDR控制器模块、 返回模块、 纠错模块， 所述DDR控制 器模块用于发出burst读数据请求， 所述返回模块用于返回每组32bit， 共8组数据， 所述纠 错模块用于按照每两组32bit合并纠错一次生成纠错码， 每一个时钟周期内的burst读数据 请求返回4组纠错码。 0007 具体地， 所述纠错模块还用于将每次的纠错码等分成两份短码， 分别随两组的 32bit数据返回。 0008 具体地， 还包括主控芯片， 所述主控芯片包括32个数据IO接口和4个纠错码IO接 口， 所述数据IO接口和纠错码IO接口分别用于接收同时。

8、返回的数据和纠错码， 并将数据和 纠错码分别存储。 0009 通过上述方案控制burst存储过程中每64bit生成一次纠错码， 能够使得原生数据 与纠错码的空间占用比例提高到8比1， 从而达到了提高DRAM存储空间的技术效果。 附图说明 0010 图1为本发明一实施方式所述的动态随机存储方法流程图； 0011 图2为本发明一实施方式所述的动态随机存储系统模块图； 说明书 1/2 页 3 CN 111736760 A 3 0012 图3为本发明一实施方式所述的主控芯片连接图。 具体实施方式 0013 为详细说明技术方案的技术内容、 构造特征、 所实现目的及效果， 以下结合具体实 施例并配合附图详。

9、予说明。 0014 在通过主控芯片向DRAM颗粒通过burst模式读取数据的领域， 通行做法是每个时 钟周期内burst读数据是按照32bit*8来获取数据， 同时需要对应生成8组7bit的ecc纠错 码， 获取到的数据和ecc纠错码需要存储在不同的内存颗粒， 因此需要通过不同的IO接口来 保证同时传输。 我们的发明人发现在这种模式下， 获取到的数据占用主控芯片中的32根IO 线， ecc纠错码的传输需要占7根， 由于DRAM颗粒没有奇数IO的， 为了与常规装置适配， 必须 要占用8根IO接口， 只不过第8根不接入数据。 这些常规设置都是为了适配burst的数据吞 吐， 已经形成了一种技术偏见。

10、。 这种设置下主控芯片总IO是40根或39根。 则数据与纠错码的 接口占用比值达到了4:1。 对于数据来说， 如果为了得到4Gb的有效寻址容量， 则纠错码的存 储容量则能够达到1G的容量。 0015 为此， 这里请参阅图1， 为本发明一种动态随机存储方法， 包括如下步骤， S100当芯 片的DDR控制器发出单笔burst读数据请求时， 返回每组32bit， 共8组数据； 控制ECC纠错码 按照每两组32bit合并纠错一次生成纠错码， 单笔burst读数据请求返回4组纠错码。 通过设 计burst数据读取中两个32bit对应生成一次纠错码， 可以相当于32bit对应的纠错码只有 4bit。 因此。

11、将数据与纠错码的数据容量占比提高到了8:1。 在一些具体的实施例中， 还进行 步骤， S102将每次纠错码等分成两份短码， 分别随两组的32bit数据返回。 即每次返回的纠 错码只有4bit。 当然需要注意， 4bit的ecc并不能用于校验32bit数据， 我们在校验环节还可 以进行步骤， S104将关联的两个4bit的ecc纠错码合并为8bit纠错码， 来校验关联的两笔 32bit组成的64bit数据。 这样主控芯片上的IO管脚设计中， 数据仍然占用32跟的IO线， 但是 纠错码的IO管脚只需要占用到4根。 这种控制逻辑下， 相当于节省了4根的IO管脚。 降低了芯 片板上排布设计的难度， 可。

12、以缩小芯片尺寸， 并节省存储数据的DRAM颗粒所需贴片的容量。 0016 综上， 请看图2我们还提供一种动态随机存储系统， 包括DDR控制器模块200、 返回 模块202、 纠错模块204， 所述DDR控制器模块用于发出单笔burst读数据请求， 所述返货模块 用于返回每组32bit， 共8组数据， 所述纠错模块用于按照每两组32bit合并纠错一次生成纠 错码， 单笔burst读数据请求返回4组纠错码。 0017 具体地， 所述纠错模块还用于将每次的纠错码等分成两份短码， 分别随两组的 32bit数据返回。 0018 具体如图3所示的实施例中， 还包括主控芯片SOC， 我们可以看到主控芯片与数。

13、据 存储器DRAM1和ECC寄存器DRAM2连接。 所述主控芯片包括32个数据IO接口和4个纠错码IO接 口， 所述数据IO接口和纠错码IO接口分别与DRAM1和DRAM2连接， 用于接收同时返回的数据 和纠错码， 并将数据和纠错码分别存储。 0019 需要说明的是， 尽管在本文中已经对上述各实施例进行了描述， 但并非因此限制 本发明的专利保护范围。 因此， 基于本发明的创新理念， 对本文所述实施例进行的变更和修 改， 或利用本发明说明书及附图内容所作的等效结构或等效流程变换， 直接或间接地将以 上技术方案运用在其他相关的技术领域， 均包括在本发明的专利保护范围之内。 说明书 2/2 页 4 CN 111736760 A 4 图1 图2 说明书附图 1/2 页 5 CN 111736760 A 5 图3 说明书附图 2/2 页 6 CN 111736760 A 6 。