晶体管及制备方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010495592.4 (22)申请日 2020.06.03 (71)申请人 中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 申请人 真芯 （北京） 半导体有限责任公司 (72)发明人 崔锺武金成基项金娟李亭亭 刘青 (74)专利代理机构 北京辰权知识产权代理有限 公司 11619 代理人 佟林松 (51)Int.Cl. H01L 21/28(2006.01) H01L 21/285(2006.01) H01L 29/51(2006.01) H01L。

2、 29/78(2006.01) H01L 21/336(2006.01) H01L 27/108(2006.01) (54)发明名称 晶体管及制备方法 (57)摘要 本申请涉及半导体技术领域， 具体涉及一种 晶体管的制备方法， 包括以下步骤： 提供半导体 衬底； 在半导体衬底上形成沟槽； 使用原子层沉 积工艺在沟槽表面形成栅极氧化层； 在沟槽内填 充栅电极层； 其中， 所述原子层沉积工艺使用的 硅前躯体不含Cl元素。 本申请利用比Cl的结合力 弱的Br或I系列硅前驱体或使用低温下易分解的 C和N系列的硅前驱体形成栅氧化层， 由于Br或I 系列硅前驱体内不含Cl且结合力较弱， 可以轻易 地被分解。

3、， 此外， C和N系列的硅前驱体在低温下 易分解， 大大减少了栅氧化层内的杂质。 改善了 硅半导体衬底与栅极氧化界面堆积效应而引起 栅氧化层的热化， 解决了栅极氧化层漏电的问 题。 权利要求书1页 说明书4页 附图1页 CN 111816556 A 2020.10.23 CN 111816556 A 1.一种晶体管的制备方法， 其特征在于， 包括以下步骤： 提供半导体衬底； 在半导体衬底上形成沟槽； 使用原子层沉积工艺在沟槽表面形成栅极氧化层； 在沟槽内填充栅电极层； 其中， 所述原子层沉积工艺使用的硅前躯体不含Cl元素。 2.根据权利要求1所述的晶体管的制备方法， 其特征在于， 所述硅前驱体。

4、包含C元素和N 元素。 3.根据权利要求2所述的晶体管的制备方法， 其特征在于， 所述硅前驱体选自SiH3N (C2H5)2、 SiH2N(C2H5)22、 SiHN(CH3)23中的任一种。 4.根据权利要求1所述的晶体管的制备方法， 其特征在于， 所述硅前驱体包含Br元素或 I元素。 5.根据权利要求4所述的晶体管的制备方法， 其特征在于， 所述硅前驱体选自SiBr4、 SiBr2H2、 Si2Br6、 Si2Br4H2、 SiI4、 SiI2H2、 Si2I6、 Si2Br4H2中的任一种。 6.根据权利要求1所述的晶体管的制备方法， 其特征在于， 所述原子层沉积工艺使用的 气体选自： 。

5、H2O2和O2或NH3和O2。 7.根据权利要求1所述的晶体管的制备方法， 其特征在于， 所述原子层沉积工艺的反应 温度为600-750。 8.根据权利要求1所述的晶体管的制备方法， 其特征在于， 所述栅电极层选自金属、 金 属硅化物、 金属氮化物、 掺杂的多晶硅或它们中任意多个的组合。 9.根据权利要求1所述的晶体管的制备方法， 其特征在于， 所述栅电极层使用低压化学 汽相沉积工艺形成在所述栅极氧化层上。 10.一种晶体管， 其特征在于， 包括： 半导体衬底； 于所述半导体衬底内形成沟槽； 栅极氧化层， 所述栅极氧化层形成于所述沟槽的表面； 栅电极层， 所述栅电极层填充于所述沟槽内； 所述栅。

6、极氧化层中不含Cl杂质。 权利要求书 1/1 页 2 CN 111816556 A 2 晶体管及制备方法 技术领域 0001 本申请涉及半导体技术领域， 具体涉及一种晶体管及制备方法。 背景技术 0002 动态随机存储器(Dynamic Random Access Memory， 简称： DRAM)是计算机中常用 的半导体存储器件， 由许多重复的DRAM存储单元组成， 每个DRAM存储单元均包括单个电容 器(Capacitor)和与之串联耦合的单个晶体管。 现有DRAM存储单元的栅极氧化层(Gate Oxide、 GOX)是HCDS(Si2Cl6)和H2/O2通过热原子层沉积工艺(therma。

7、l ALD)、 利用原位水汽 生成的退火工艺(In-situ steam generation、 ISSG)的方法来氧化(oxidation)形成的。 但 是来自硅前驱体(Si precursor)的HCDS的Cl原子在硅半导体衬底(Si sub)与栅极氧化层 (GOX)的界面会产生堆积效应(pile-up)， 形成Cl离子的负固定电流(Cl-related negative fixed charge)， 使得存储单元的阈值电压(Cell Vth)增加。 导致栅极氧化层漏电(Gox leakage)的问题。 发明内容 0003 本申请至少在一定程度上解决相关技术中的上述技术问题。 为此， 本申。

8、请提出一 种晶体管及制备方法， 减少了栅极氧化层的杂质， 改善了硅半导体衬底与栅极氧化界面堆 积效应， 解决了栅极氧化层漏电的问题。 0004 为了实现上述目的， 本申请第一方面提供了一种晶体管的制备方法， 包括以下步 骤： 0005 提供半导体衬底； 0006 在半导体衬底上形成沟槽； 0007 使用原子层沉积工艺在沟槽表面形成栅极氧化层； 0008 在沟槽内填充栅电极层； 0009 其中， 所述原子层沉积工艺使用的硅前躯体不含Cl元素。 0010 本申请第二方面提供了一种晶体管， 包括： 0011 半导体衬底； 0012 于所述半导体衬底内形成沟槽； 0013 栅极氧化层， 所述栅极氧化层。

9、形成于所述沟槽的表面； 0014 栅电极层， 所述栅电极层填充于所述沟槽内； 0015 所述栅极氧化层中不含Cl杂质。 附图说明 0016 通过阅读下文优选实施方式的详细描述， 各种其他的优点和益处对于本领域普通 技术人员将变得清楚明了。 附图仅用于示出优选实施方式的目的， 而并不认为是对本申请 的限制。 而且在整个附图中， 用相同的参考符号表示相同的部件。 在附图中： 说明书 1/4 页 3 CN 111816556 A 3 0017 图1为本申请一些实施例半导体衬底上形成沟槽后的剖面图； 0018 图2为在图1的沟槽内形成栅极氧化层、 栅电极层后的剖面图； 0019 图3为图2的局部示意图。

10、； 其中， A示出了栅极氧化层界面处Cl杂质的(impurity)剖 面曲线(profile)， B示出了栅极氧化层界面处Br、 I杂质的(impurity)剖面曲线(profile)。 具体实施方式 0020 以下， 将参照附图来描述本公开的实施例。 但是应该理解， 这些描述只是示例性 的， 而并非要限制本公开的范围。 此外， 在以下说明中， 省略了对公知结构和技术的描述， 以 避免不必要地混淆本公开的概念。 0021 在附图中示出了根据本公开实施例的各种结构示意图。 这些图并非是按比例绘制 的， 其中为了清楚表达的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出的 各种区域、。

11、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际中可能由于制 造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以另外设计具有不同 形状、 大小、 相对位置的区域/层。 0022 在本公开的上下文中， 当将一层/元件称作位于另一层/元件 “上” 时， 该层/元件可 以直接位于该另一层/元件上， 或者它们之间可以存在居中层/元件。 另外， 如果在一种朝向 中一层/元件位于另一层/元件 “上” ， 那么当调转朝向时， 该层/元件可以位于该另一层/元 件 “下” 。 0023 DRAM存储器件包括一电容器和一开关晶体管(图内未示)， 本实施例将对晶体管的 结构进行详细描述。

12、。 本实施例中的晶体管可以选自埋入式沟道阵列晶体管(Buried Channel Array Transistor， BCAT)。 0024 请参照图2， 其绘示出部分晶体管的结构， 该晶体管可以包括： 半导体衬底10； 于半 导体衬底10内形成沟槽11， 栅极氧化层12， 栅极氧化层12形成于沟槽的表面； 栅电极层13， 栅电极层13填充于沟槽11内， 栅极氧化层12位于沟槽11内壁与栅电极层13之间； 栅极氧化 层13中不含Cl杂质， 具体地， 栅极氧化层13为C元素和N元素与Si元素掺杂所形成， 即栅极氧 化层13中可能包含C元素和N元素等杂质； 或栅极氧化层13为Br元素或I元素与Si。

13、元素掺杂 所形成， 即栅极氧化层13中可能包含Br元素或I元素等杂质。 0025 具体地， 半导体衬底10内开设沟槽11， 栅电极层13形成于沟槽的侧壁及底壁上； 栅 极氧化层12夹设于栅电极层13与半导体衬底10之间。 栅极氧化层12可包括氮化钛、 氧化硅、 氮化硅、 氮氧化硅、 低介电常数(k)介电材料、 其他合适的材料或其组合。 此外， 栅电极层13 可以包含导电材料， 如金属(例如， 钽、 钛、 钼、 钨、 铂、 铝、 铪、 钌)、 金属硅化物(例如， 硅化钛、 硅化钴、 硅化镍、 硅化钽)、 金属氮化物(例如， 氮化钛、 氮化钽)、 掺杂的多晶硅、 其他导电材 料、 或它们的组合等。。

14、 在栅电极层13是多晶硅的实施例中， 可以通过采用低压化学汽相沉积 (LPCVD)沉积掺杂的或未掺杂多晶硅来形成。 0026 根据本申请公开的一个实施例， 以下详细描述一种晶体管的制备方法。 0027 一种晶体管的制备方法， 具体包括以下步骤： 0028 a： 请参照图1， 在半导体衬底10内使用隔离技术(例如， 半导体局部氧化(LOCOS)、 沟槽隔离等)来形成装置隔离结构14以定义出至少一有源区。 半导体衬底10可以包括体硅， 掺杂的或未掺杂的， 或绝缘体上硅(SOI)半导体衬底的有源层。 通常， SOI半导体衬底10包括 说明书 2/4 页 4 CN 111816556 A 4 半导体材。

15、料层， 例如硅、 锗、 硅锗、 SOI、 绝缘体上硅锗(SGOI)或其组合。 可以使用的其它半导 体衬底10包括多层半导体衬底， 梯度半导体衬底或混合取向半导体衬底。 0029 b:继续参照图1， 使用沉积(例如， 化学气相沉积(che m i ca l va po r deposition,CVD)制作工艺或旋转涂布(spin-on coating)制作工艺)、 光刻及刻蚀(例如， 干刻蚀或湿刻蚀)等制作工艺在半导体衬底10上形成掩模图案层15。 之后， 藉由掩模图案层 15作为刻蚀掩模来刻蚀半导体衬底10， 以在有源区的半导体衬底内形成沟槽11， 然后去除 掩模图案层15。 0030 c:。

16、请参照图2， 使用硅前驱体(Si precursor)在沟槽11(即半导体衬底)内形成一 栅极氧化层12。 可藉由CVD制作工艺或热氧化制作工艺形成栅极氧化层12。 具体地， 栅极氧 化层12可以使用热原子层沉积工艺形成在沟槽11内， 反应温度为600-750， 原子层沉积工 艺使用的气体选自选自： H2O2和O2或者NH3和O2。 0031 d:请继续参照图2， 在形成栅极氧化层12之后， 可在每一沟槽11内的栅极氧化层12 表面形成一栅电极层13。 可藉由物理气相沉积(physical vapor deposition,PVD)制作工 艺、 CVD制作工艺或其他适合的制作工艺而形成栅电极层。

17、13。 在形成栅电极层13之后， 可依 序回刻蚀栅极氧化层12及栅电极层13， 使栅极氧化层12及栅电极层13未完全填满沟槽11。 0032 具体地， 栅电极层13可以包含导电材料， 如金属(例如， 钽、 钛、 钼、 钨、 铂、 铝、 铪、 钌)、 金属硅化物(例如， 硅化钛、 硅化钴、 硅化镍、 硅化钽)、 金属氮化物(例如， 氮化钛、 氮化 钽)、 掺杂的多晶硅、 其他导电材料、 或它们中任意多个的组合。 在栅电极层13是多晶硅的实 施例中， 可以通过采用低压化学汽相沉积(LPCVD)沉积掺杂的或未掺杂多晶硅来形成。 0033 值得一提的是， 本实施例中的硅前躯体包括Br元素或I元素， 具。

18、体地， 硅前驱体具 体可以选自SiBr4、 SiBr2H2、 Si2Br6、 Si2Br4H2、 SiI4、 SiI2H2、 Si2I6、 Si2Br4H2中的任一种。 0034 需要注意的是， Si与F、 Cl、 Br、 I形成的共价键能及键长如表1所示： 0035 表1 0036 0037 0038 由表1以及参照图3可知， Br、 I与硅原子的共价键能小于Cl和硅原子的共价键能， Br、 I与硅原子的结合力小于Cl和硅原子的结合力， 如图2所示， 这样在使用含Br、 I的硅前驱 体沉积栅极氧化层12时， 由于Br、 I与硅原子的结合力弱于Cl,这样包含Br、 I的硅前驱体可 以轻易的被分。

19、解掉， 最后沉积得到的栅极氧化层12内仅仅含有少量的Br、 I等杂质 (impurity)。 避免了栅极氧化层12内残留的Cl离子与半导体衬底在界面处造成的堆积效 应， 解决了栅极氧化层12漏电的问题。 0039 此外， 硅前躯体还可以是包括C元素和N元素的硅前驱体， 具体地， 硅前驱体选自 SiH3N(C2H5)2、 SiH2N(C2H5)22、 SiHN(CH3)23中的任一种。 具体地， 包括C元素和N元素的 说明书 3/4 页 5 CN 111816556 A 5 前驱体可以在进行沉积反应时在低温下进行分解， 避免在沉积形成的栅极氧化层12内进入 杂质(impurity)。 0040 。

20、需要说明的是， 当本实施例中的晶体管用在DRAM、 Flash与Logic等半导体器件中， 可藉由已知的制作工艺， 形成与上述晶体管彼此串联耦合的电容器(未绘示)， 以完成DRAM 的制作。 0041 进一步地， 具有本实施例中的晶体管的DRAM、 Flash与Logic可以使用在各种芯片 中。 0042 更进一步地， 具有上述晶体管的芯片可以用于各种电子设备中， 具体地， 该电子设 备可以是智能电话、 计算机、 平板电脑、 可穿戴智能设备、 人工智能设备、 移动电源等。 0043 在以上的描述中， 对于各层的构图、 刻蚀等技术细节并没有做出详细的说明。 但是 本领域技术人员应当理解， 可以通。

21、过各种技术手段， 来形成所需形状的层、 区域等。 另外， 为 了形成同一结构， 本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。 另外， 尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利 地结合使用。 0044 以上对本公开的实施例进行了描述。 但是， 这些实施例仅仅是为了说明的目的， 而 并非为了限制本公开的范围。 本公开的范围由所附权利要求及其等价物限定。 不脱离本公 开的范围， 本领域技术人员可以做出多种替代和修改， 这些替代和修改都应落在本公开的 范围之内。 说明书 4/4 页 6 CN 111816556 A 6 图1 图2 图3 说明书附图 1/1 页 7 CN 111816556 A 7 。