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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010677012.3 (22)申请日 2020.07.14 (71)申请人 广芯微电子 （广州） 股份有限公司 地址 510000 广东省广州市中新广州知识 城九佛建设路333号378房 (72)发明人 王锐陈立新李建军莫军 王亚波 (74)专利代理机构 广州三环专利商标代理有限 公司 44202 代理人 郭浩辉麦小婵 (51)Int.Cl. G05F 1/56(2006.01) (54)发明名称 一种偏置电路 (57)摘要 本发明公开了一种偏置电路， 包括电阻分压 支路。

2、、 第一串接晶体管、 第二串接晶体管和偏置 电流产生电路。 第一串接晶体管串接在所述第一 支路中的第一晶体管上方， 第二串接晶体管串接 在第二支路中第二晶体管的下方； 其中， 第一晶 体管与第二晶体管在串接第一串接晶体管和第 二串接晶体管前， 会在电源高压下产生沟道长度 调制效应。 本发明使电路在宽电源电压应用中既 能在低压下正常工作， 又能在高压时不产生明显 的沟道长度调制效应， 从而使电路结构具有更高 的电压适应能力， 提高适应性。 权利要求书2页 说明书6页 附图4页 CN 111813173 A 2020.10.23 CN 111813173 A 1.一种偏置电路， 其特征在于， 包括。

3、： 电阻分压支路、 第一串接晶体管、 第二串接晶体管 和偏置电流产生电路； 其中， 所述偏置电流产生电路包括第一支路和第二支路； 所述第一串接晶体管串接在所述第一支路中的第一晶体管上方， 所述第二串接晶体管 串接在所述第二支路中第二晶体管的下方； 其中， 所述第一晶体管与所述第二晶体管在串 接所述第一串接晶体管和所述第二串接晶体管之前， 会在电源高压下产生沟道长度调制效 应； 所述电阻分压支路分别与所述第一串接晶体管的栅极、 所述第二串接晶体管的栅极连 接。 2.根据权利要求1所述的偏置电路， 其特征在于， 所述电阻分压电路包括依次串联连接 第一分压电阻、 第二分压电阻和第三分压电阻； 所述电。

4、阻分压支路分别与所述第一串接晶体管的栅极、 所述第二串接晶体管的栅极连 接， 具体为： 所述第一分压电阻、 所述第二分压电阻之间的连接点与所述第一串接晶体管的栅极连 接； 所述第二分压电阻、 所述第三分压电阻之间的连接点与所述第二串接晶体管的栅极连 接。 3.根据权要求1所述的偏置电路， 其特征在于， 所述第一支路还包括第三晶体和第一电 阻； 第二支路还包括： 第四晶体管； 所述第一串接晶体管串接在所述第一支路中的第一晶体管上方， 所述第二串接晶体管 串接在所述第二支路中第二晶体管的下方， 具体为： 在第一支路中， 所述第三晶体管的源极与所述第一串接晶体管的漏极连接； 所述第一 串接晶体管的源。

5、极与所述第一晶体管的漏极连接； 所述第一晶体管的源极与第一电阻的第 一端连接； 所述第一电阻的第二端与信号地连接； 在第二支路中， 所述第二晶体管的源极与所述第二串接晶体管的漏极连接； 所述第二 串接晶体管的源极与所述第四晶体管的漏极连接； 所述第四晶体管的源极与信号地连接； 所述第二晶体管的栅极分别与所述第三晶体管的栅极、 源极连接； 所述第一晶体管的栅极分别与所述第四晶体管的栅极、 漏极连接。 4.根据权利要求1所述的偏置电路， 其特征在于， 所述第一支路还包括第五晶体管、 第 六晶体管、 第七晶体管、 第二电阻和第三电阻； 第二支路还包括： 第八晶体管、 第九晶体管、 第十晶体管和第四电。

6、阻； 所述第一串接晶体管串接在所述第一支路中的第一晶体管上方， 所述第二串接晶体管 串接在所述第二支路中第二晶体管的下方， 具体为： 在第一支路中， 所述第五晶体管的源极与所述第六晶体管的漏极连接； 所述第六晶体 管的源极与第三电阻的第一端连接； 所述第三电阻的第二端与所述第一串接晶体管的漏极 连接； 第一串接晶体管的源极与所述第一晶体管的漏极连接； 所述第一晶体管的源极与第 七晶体管的漏极连接； 所述第七晶体管的源极与第二电阻的第一端连接； 所述第二电阻的 第二端与信号地连接； 在第二支路中， 所述第八晶体管的源极与所述第二晶体管的漏极连接； 所述第二晶体 权利要求书 1/2 页 2 CN 。

7、111813173 A 2 管的源极与第二串接晶体管的漏极连接； 所述第二串接晶体管的源极与第四电阻的第一端 连接； 所述第四电阻的第二端与所述第九晶体管的漏极连接； 所述第九晶体管的源极与所 述第十晶体管的漏极连接； 所述第十晶体管的源极与信号地连接； 所述第一晶体管的栅极分别与所述第四电阻的第一端、 所述第九晶体管的栅极连接； 所述第七晶体管的栅极分别与所述第四电阻的第二端、 所述第十晶体管的栅极连接； 所述第八晶体管的栅极分别与所述第三电阻的第一端、 所述第五晶体管的栅极连接； 所述第二晶体管的栅极分别与所述第三电阻的第二端、 所述第六晶体管的栅极连接。 5.根据权利要求3或4所述的偏置。

8、电路， 其特征在于， 所述第一串接晶体为NMOS管， 所述 第二串接晶体管为PMOS管。 权利要求书 2/2 页 3 CN 111813173 A 3 一种偏置电路 技术领域 0001 本发明涉及电子电路技术领域， 尤其涉及一种偏置电路。 背景技术 0002 为了尽可能满足各种系统的供电要求， 很多芯片要求能兼容各种高低不同的供电 电压， 比如要求芯片从1.62V到5.5V均能正常工作。 通常为了适应高电源电压， 只能选用高 阈值电压的MOS晶体管， 而为了能在低电源电压下能工作， 很多级联的结构不能使用， 这时 就会在电源电压较高时引入严重的沟道长度调制效应。 0003 沟道长度调制效应是指。

9、在MOS晶体管中， 当栅极电压使沟道预夹断后， 随着源漏之 间的电压增大， 夹断点会稍微向源极移动， 导致夹断点到源极之间的沟道长度略有减小， 有 效沟道长度电阻也就相应减小， 从而使更多的电子从源极漂移到夹断点， 导致耗尽区漂移 电子最多， 使漏极电流增大的效应。 当出现沟道长度调制效应时， 会使本来需要匹配的电流 出现较大的差异， 而用这些电流去产生其他偏置电流或参考电压都会在不同的电源电压下 表现出较大的差异。 0004 而现有技术中针对CMOS电路设计的常用偏置电流产生电路， 如图1所示。 该电路利 用率M1A与M1B的镜像关系， 保证两条支路的电流相等。 M2B的晶体管宽比要比M2A。

10、大几倍， 即 使两个晶体管中的电流相同， M2A、 M2B的栅源电压(Vgs)也不相同， 且关系如下： I0(Vgs M2AVgsM2B)/R0。 在理想情况下， 电路I0仅与M2A、 M2B两个晶体管的栅源电压之差与R0 的阻值有关， 而与电源电压无关， 是一种较好的偏置电流产生电路。 0005 但是图1的方案在电源电压较高时， 因M1A与M2B的源、 漏电压很高， 产生的沟道长 度调制效应会使电流镜像出现较大的差异， 使偏置电流发生较大变化。 而用这个偏置电流 再去产生其他电压时(如用类似方法产生带隙基准的参考电压)， 就会产生较大的电压变 化。 这时， 一般用图2的方式， 增加M3A、 。

11、M3B、 M4A和M4B的晶体管构成的级联形式(其他级联形 式不适用)， 能抵消一些电源过高而产生的电流变化。 0006 由于晶体管阈值电压较高， 图2的级联方式会导致电压裕量不足而不能在电源电 压较低时正常工作。 因此， 可以采用图3的方式， 增加电阻R1/R2， 并改变级联的连接方式， 使 之能够在低压下工作， 同时又能抵消一些沟道长度调制效应。 但是， 图3中的M3A和M4B的源 漏两端电压在电源电压较高时， 压差较大， 依然会存在较为严重的沟道长度调制效应， 使电 流I2随电源电压的变化而变化。 0007 因此， 现有的偏置电流产生电路在源低压和电源高压同时被需求时， 无法有效的 解决。

12、沟道长度调制效应。 发明内容 0008 本发明实施例提供一种偏置电路， 使电路在宽电源电压应用中既能在低压下正常 工作， 又能在高压时不产生明显的沟道长度调制效应， 从而使电路结构具有更高的电压适 应能力， 提高适应性。 说明书 1/6 页 4 CN 111813173 A 4 0009 本发明提供了一种偏置电路， 包括： 电阻分压支路、 第一串接晶体管、 第二串接晶 体管和偏置电流产生电路； 0010 其中， 所述偏置电流产生电路包括第一支路和第二支路； 0011 所述第一串接晶体管串接在所述第一支路中的第一晶体管上方， 所述第二串接晶 体管串接在所述第二支路中第二晶体管的下方； 其中， 所。

13、述第一晶体管与所述第二晶体管 在串接所述第一串接晶体管和所述第二串接晶体管之前， 会在电源高压下产生沟道长度调 制效应； 0012 所述电阻分压支路分别与所述第一串接晶体管的栅极、 所述第二串接晶体管的栅 极连接。 0013 进一步的， 所述电阻分压电路包括依次串联连接第一分压电阻、 第二分压电阻和 第三分压电阻； 0014 所述电阻分压支路分别与所述第一串接晶体管的栅极、 所述第二串接晶体管的栅 极连接， 具体为： 0015 所述第一分压电阻、 所述第二分压电阻之间的连接点与所述第一串接晶体管的栅 极连接； 0016 所述第二分压电阻、 所述第三分压电阻之间的连接点与所述第二串接晶体管的栅 。

14、极连接。 0017 进一步的， 所述第一支路还包括第三晶体和第一电阻； 第二支路还包括： 第四晶体 管； 0018 所述第一串接晶体管串接在所述第一支路中的第一晶体管上方， 所述第二串接晶 体管串接在所述第二支路中第二晶体管的下方， 具体为： 0019 在第一支路中， 所述第三晶体管的源极与所述第一串接晶体管的漏极连接； 所述 第一串接晶体管的源极与所述第一晶体管的漏极连接； 所述第一晶体管的源极与第一电阻 的第一端连接； 所述第一电阻的第二端与信号地连接； 0020 在第二支路中， 所述第二晶体管的源极与所述第二串接晶体管的漏极连接； 所述 第二串接晶体管的源极与所述第四晶体管的漏极连接； 。

15、所述第四晶体管的源极与信号地连 接； 0021 所述第二晶体管的栅极分别与所述第三晶体管的栅极、 源极连接； 0022 所述第一晶体管的栅极分别与所述第四晶体管的栅极、 漏极连接。 0023 进一步的， 所述第一支路还包括第五晶体管、 第六晶体管、 第七晶体管、 第二电阻 和第三电阻； 第二支路还包括： 第八晶体管、 第九晶体管、 第十晶体管和第四电阻； 0024 所述第一串接晶体管串接在所述第一支路中的第一晶体管上方， 所述第二串接晶 体管串接在所述第二支路中第二晶体管的下方， 具体为： 0025 在第一支路中， 所述第五晶体管的源极与所述第六晶体管的漏极连接； 所述第六 晶体管的源极与第三。

16、电阻的第一端连接； 所述第三电阻的第二端与所述第一串接晶体管的 漏极连接； 第一串接晶体管的源极与所述第一晶体管的漏极连接； 所述第一晶体管的源极 与第七晶体管的漏极连接； 所述第七晶体管的源极与第二电阻的第一端连接； 所述第二电 阻的第二端与信号地连接； 0026 在第二支路中， 所述第八晶体管的源极与所述第二晶体管的漏极连接； 所述第二 说明书 2/6 页 5 CN 111813173 A 5 晶体管的源极与第二串接晶体管的漏极连接； 所述第二串接晶体管的源极与第四电阻的第 一端连接； 所述第四电阻的第二端与所述第九晶体管的漏极连接； 所述第九晶体管的源极 与所述第十晶体管的漏极连接； 所。

17、述第十晶体管的源极与信号地连接； 0027 所述第一晶体管的栅极分别与所述第四电阻的第一端、 所述第九晶体管的栅极连 接； 0028 所述第七晶体管的栅极分别与所述第四电阻的第二端、 所述第十晶体管的栅极连 接； 0029 所述第八晶体管的栅极分别与所述第三电阻的第一端、 所述第五晶体管的栅极连 接； 0030 所述第二晶体管的栅极分别与所述第三电阻的第二端、 所述第六晶体管的栅极连 接。 0031 进一步的， 所述第一串接晶体为NMOS管， 所述第二串接晶体管为PMOS管。 0032 由上可见， 本发明提供的一种偏置电路， 包括电阻分压支路、 第一串接晶体管、 第 二串接晶体管和偏置电流产生。

18、电路。 第一串接晶体管串接在所述第一支路中的第一晶体管 上方， 第二串接晶体管串接在第二支路中第二晶体管的下方； 其中， 第一晶体管与所述第二 晶体管在串接第一串接晶体管和第二串接晶体管前， 会在电源高压下产生沟道长度调制效 应。 相比于现有技术无法有效的解决沟道长度调制效应， 本发明基于沟道长度调制效应的 产生机理， 增加一条电阻分压支路， 并串接两个额外的晶体管， 用来隔离沟道长度调制效应 严重的晶体管， 使电路既能在低压下正常工作， 又在高电压时不至于有明显的沟道长度调 制效应。 附图说明 0033 图1至3是现有技术提供的偏置电流产生电路的结构示意图； 0034 图4是本发明提供的偏置。

19、电路的一种实施例的结构示意图； 0035 图5是本发明提供的偏置电路的另一种实施例的结构示意图； 0036 图6是本发明提供的偏置电路的又一种实施例的结构示意图； 0037 图7至图8是本发明提供的支路电路比较结果示意图； 0038 图9是本发明提供的仿真数据的示意图。 具体实施方式 0039 下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行清楚、 完 整地描述， 显然， 所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。 基于 本发明中的实施例， 本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例， 都属于本发明保护的范围。 0040 参见图4，。

20、 图4是本发明提供的偏置电路的一种实施例的结构示意图。 如图4所示， 该偏置电路包括电阻分压支路101、 第一串接晶体管102、 第二串接晶体管103和偏置电流产 生电路104。 其中， 偏置电流产生电路104包括第一支路1041和第二支路1042。 0041 第一串接晶体管102串接在第一支路1041中的第一晶体管上方， 第二串接晶体管 103串接在第二支路1042中第二晶体管的下方。 其中， 第一晶体管与第二晶体管在串接第一 说明书 3/6 页 6 CN 111813173 A 6 串接晶体管102和第二串接晶体管103之前， 会在电源高压下产生沟道长度调制效应。 0042 电阻分压支路1。

21、01分别与第一串接晶体管102的栅极、 第二串接晶体管103的栅极 连接。 0043 为了更好的说明本发明的技术方案， 以图5为例子作进一步的说明。 图5是本发明 提供的偏置电路的另一种实施例的结构示意图。 如图5所示， 电阻分压电路包括依次串联连 接第一分压电阻R3、 第二分压电阻R4和第三分压电阻R5。 第一串接晶体管为M6， 第二串接晶 体管为M5。 偏置电路产生电路的第一支路包括第三晶体管M1B、 第一晶体管M2B和第一电阻 R0； 第二支路包括： 第二晶体管M1A、 第四晶体管M2A。 在未接入串接晶体管前， 第一晶体管 M2B和第二晶体管M1A在电源高压下产生严重的沟道长度调制效应。

22、。 0044 如图5所示， 电阻分压支路分别与第一串接晶体管的栅极、 第二串接晶体管的栅极 连接， 具体为： 第一分压电阻R3、 第二分压电阻R4之间的连接点与第一串接晶体管M6的栅极 连接。 第二分压电阻R4、 第三分压电阻R5之间的连接点与第二串接晶体管M5的栅极连接。 0045 如图5所示， 第一串接晶体管串接在所述第一支路中的第一晶体管上方， 所述第二 串接晶体管串接在所述第二支路中第二晶体管的下方， 具体为： 0046 在第一支路中， 第三晶体管M1B的源极与第一串接晶体管M6的漏极连接； 第一串接 晶体管M6的源极与第一晶体管M2B的漏极连接； 第一晶体管M2B的源极与第一电阻R0。

23、的第一 端连接； 第一电阻R0的第二端与信号地连接。 0047 在第二支路中， 第二晶体管M1A的源极与第二串接晶体管M5的漏极连接； 第二串接 晶体管M5的源极与第四晶体管M2A的漏极连接； 第四晶体管M2A的源极与信号地连接。 0048 第二晶体管M1A的栅极分别与第三晶体管M1B的栅极、 源极连接； 第一晶体管M2B的 栅极分别与第四晶体管M2A的栅极、 漏极连接。 0049 在图5的例子中， R3、 R4、 R5构成一个电源VDD到地之间的电阻分压器， 使P、 Q两节点 的电压分别满足以下关系： 0050 VPVDD*(R4+R5)/(R3+R4+R5)； 0051 VQVDD*R5/。

24、(R3+R4+R5)； 0052 当R3、 R4、 R5取不同的电阻值时， P、 Q点的电压不同， 一般可以取P点电压是电源电 压的3/5至3/4， 取Q点电压是电源电压的1/4至2/5。 让P点给M6的栅极提供偏置电压， Q点给 M5的栅极提供偏置电压。 M6是NMOS管， 串接在沟道长度调制效应严重的M2B管的上方； M5是 PMOS管， 串接在沟道长度调制效应严重的M1A管的下方。 当电源电压较高时， 因为M5、 M6管的 接入， M6管的源端比P点电压还要低一个阈值电压， M5管的源端比Q点的电压还要高一个阈 值电压。 这就使M1A的源漏电压和M2B的源漏电压被分担了很多， 从而减少了。

25、沟道长度调制 效应的影响。 而在电源电压较低时， 因为电阻分压， P点接近电源而Q点接近地， M5、 M6均可以 工作在线性区， 其源、 漏的压降可以降到很低， 从而不影响原来各晶体管正常工作的电压裕 量。 这样， 就使电路既能在低压下正常工作， 又能在高电压时不至于有明显的沟道长度调制 效应。 0053 图5的例子能够有效解决现有技术中图1的偏置电流产生电路所带来的问题。 同 理， 为了解决图3的电路结构， 本发明提供了偏置电路的又一种实施例的结构示意图， 如图6 所示。 电阻分压电路包括依次串联连接第一分压电阻R3、 第二分压电阻R4和第三分压电阻 R5。 第一串接晶体管为M6， 第二串接。

26、晶体管为M5。 偏置电路产生电路的第一支路包括： 第五 说明书 4/6 页 7 CN 111813173 A 7 晶体管M1B、 第六晶体管M3B、 第三电阻R1、 第一晶体管M4B、 第七晶体管M2B和第二电阻R0。 第 二支路包括第八晶体管M1A、 第二晶体管M3A、 第四电阻R2、 第九晶体管M4A和第十晶体管 M2A。 在图6的电路结构中， 在电源高压下会产生严重的沟道长度调制效应的为M4B和M3A， 因 此两个分别为本发明的第一晶体管和第二晶体管。 0054 如图6所示， 在第一支路中， 第五晶体管M1B的源极与第六晶体管M3B的漏极连接； 第六晶体管M3B的源极与第三电阻R1的第一。

27、端连接； 第三电阻R1的第二端与第一串接晶体 管M6的漏极连接； 第一串接晶体管M6的源极与第一晶体管M4B的漏极连接； 第一晶体管M4B 的源极与第七晶体管M2B的漏极连接； 第七晶体管M2B的源极与第二电阻R0的第一端连接； 第二电阻R0的第二端与信号地连接。 0055 在第二支路中， 第八晶体管M1A的源极与第二晶体管M3A的漏极连接； 第二晶体管 M3A的源极与第二串接晶体管M5的漏极连接； 第二串接晶体管M5的源极与第四电阻R2的第 一端连接； 第四电阻R2的第二端与第九晶体管M4A的漏极连接； 第九晶体管M4A的源极与第 十晶体管M1A的漏极连接； 第十晶体管M2A的源极与信号地连。

28、接。 0056 第一晶体管M4B的栅极分别与第四电阻R2的第一端、 第九晶体管M4A的栅极连接； 第七晶体管M2B的栅极分别与第四电阻R2的第二端、 第十晶体管M2A的栅极连接。 0057 第八晶体管M1A的栅极分别与第三电阻R1的第一端、 第五晶体管M1B的栅极连接； 第二晶体管M3A的栅极分别与第三电阻R1的第二端、 第六晶体管M3B的栅极连接。 0058 图6的电路图其原理与图5一致， 在此不再赘述。 0059 作为本实施例的一种举例， 第一串接晶体为NMOS管， 第二串接晶体管为PMOS管。 0060 为了进一步的说明本发明的效果， 对图1、 图3、 图5和图6在相同条件下做Hspic。

29、e仿 真， 使电源电压从1.62v变到5.5v， 对比其支路电流的变化情况， 其中I0、 I1、 I2、 I3分别是图 1、 图3、 图5、 图6中所示的支路电流。 比较结果显示在图7、 图8中， 仿真结果的数据统计表如 图9所示。 0061 参见图79， 当电源从1.62v变到5.5v时， I0随电压变化从44.4nA变到58.08nA， 变 化量13.68nA(30.8)， 用本发明的方法改善后， I1从42.89nA变到46.97nA， 变化量4.08nA (9.5)， 仅是原来的三分之一； 而原来的I2随电压变化从45.33nA变到49.89nA， 变化量 4.56nA(10.1)， 。

30、用本发明的方法改善后， I3从45.19nA变到45.6nA， 变化量0.41nA (0.9)， 仅是原来的十分之一不到， 完全可以满足绝大部分电路的应用。 0062 由上可见， 本发明提供的偏置电路， 包括电阻分压支路、 第一串接晶体管、 第二串 接晶体管和偏置电流产生电路。 第一串接晶体管串接在所述第一支路中的第一晶体管上 方， 第二串接晶体管串接在第二支路中第二晶体管的下方； 其中， 第一晶体管与所述第二晶 体管在串接第一串接晶体管和第二串接晶体管前， 会在电源高压下产生沟道长度调制效 应。 相比于现有技术无法有效的解决沟道长度调制效应， 本发明基于沟道长度调制效应的 产生机理， 增加一。

31、条电阻分压支路， 并串接两个额外的晶体管， 用来隔离沟道长度调制效应 严重的晶体管， 使电路既能在低压下正常工作， 又在高电压时不至于有明显的沟道长度调 制效应。 0063 进一步的， 本发明在NMOS管源漏电压较大、 沟道长度调制效应较严重的支路插入 NMOS管， 该NMOS管的栅极接电阻串的较高分压点。 在PMOS管源漏电压较大、 沟道长度调制效 应较严重的支路插入PMOS管， 该PMOS管的栅极接电阻串的较低分压点。 本发明适用于NMOS 说明书 5/6 页 8 CN 111813173 A 8 支路和PMOS支路， 两个支路都能得到改善。 0064 需说明的是， 以上所描述的装置实施例。

32、仅仅是示意性的， 其中所述作为分离部件 说明的单元可以是或者也可以不是物理上分开的， 作为单元显示的部件可以是或者也可以 不是物理单元， 即可以位于一个地方， 或者也可以分布到多个网络单元上。 可以根据实际的 需要选择其中的部分或者全部模块来实现本实施例方案的目的。 另外， 本发明提供的装置 实施例附图中， 模块之间的连接关系表示它们之间具有通信连接， 具体可以实现为一条或 多条通信总线或信号线。 本领域普通技术人员在不付出创造性劳动的情况下， 即可以理解 并实施。 0065 以上所述是本发明的优选实施方式， 应当指出， 对于本技术领域的普通技术人员 来说， 在不脱离本发明原理的前提下， 还可以做出若干改进和润饰， 这些改进和润饰也视为 本发明的保护范围。 说明书 6/6 页 9 CN 111813173 A 9 图1 图2 说明书附图 1/4 页 10 CN 111813173 A 10 图3 图4 说明书附图 2/4 页 11 CN 111813173 A 11 图5 图6 说明书附图 3/4 页 12 CN 111813173 A 12 图7 图8 图9 说明书附图 4/4 页 13 CN 111813173 A 13 。