三维存储器及其制造方法.pdf

《三维存储器及其制造方法.pdf》由会员分享，可在线阅读，更多相关《三维存储器及其制造方法.pdf（25页完成版）》请在专利查询网上搜索。

1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010661826.8 (22)申请日 2020.07.10 (71)申请人 长江存储科技有限责任公司 地址 430079 湖北省武汉市东湖新技术开 发区未来三路88号 (72)发明人 张坤 (74)专利代理机构 上海专利商标事务所有限公 司 31100 代理人 骆希聪 (51)Int.Cl. H01L 27/11524(2017.01) H01L 27/11556(2017.01) H01L 27/1157(2017.01) H01L 27/11582(2017.01) 。

2、(54)发明名称 三维存储器及其制造方法 (57)摘要 本发明提供了一种三维存储器及其制造方 法。 该方法包括以下步骤： 提供衬底， 在衬底上形 成牺牲层； 在衬底上定义核心区和字线连接区， 在核心区的牺牲层上形成堆叠层和垂直所述堆 叠层的沟道结构， 其中沟道结构具有存储器层和 被存储器层围绕的导电部， 导电部到达所述牺牲 层； 形成垂直穿过堆叠层而到达牺牲层的栅线 隙； 去除牺牲层， 露出存储器层在牺牲层的部分 的侧壁， 在堆叠层与衬底之间形成间隙； 去除存 储器层在间隙中的部分， 露出导电部的至少一部 分； 在间隙中填充导电层， 导电层接触导电部； 在 栅线隙中填充绝缘层； 在未覆盖堆叠层。

3、的字线连 接区形成导电接触； 以及在衬底背面形成连接 层， 连接层连接衬底或导电层， 且连接导电接触。 权利要求书2页 说明书9页 附图13页 CN 111900171 A 2020.11.06 CN 111900171 A 1.一种三维存储器的制造方法， 包括以下步骤： 提供衬底， 在所述衬底上形成牺牲层； 在所述衬底上定义核心区和字线连接区， 在所述核心区的牺牲层上形成堆叠层和垂直 穿过所述堆叠层的沟道结构， 其中所述沟道结构具有存储器层和被所述存储器层围绕的导 电部， 所述导电部到达所述牺牲层； 形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙； 去除所述牺牲层， 露出所述存储器层在所述牺。

4、牲层的部分的侧壁， 在所述堆叠层与所 述衬底之间形成间隙； 去除所述存储器层在所述间隙中的部分， 露出所述导电部的至少一部分； 在所述间隙中填充导电层， 所述导电层接触所述导电部； 在所述栅线隙中填充绝缘层； 在未覆盖所述堆叠层的字线连接区形成导电接触； 以及 在所述衬底背面形成连接层， 所述连接层连接所述衬底或所述导电层， 且连接所述导 电接触。 2.如权利要求1所述的方法， 其特征在于， 在所述衬底上形成牺牲层之后还包括在所述 牺牲层上形成第一金属层。 3.如权利要求1所述的方法， 其特征在于， 还包括在所述导电层中形成导电触点， 其中 所述连接层连接所述导电触点。 4.如权利要求3所述的。

5、方法， 其特征在于， 所述导电触点位于在所述导电层中对应于所 述栅线隙的位置。 5.如权利要求1所述的方法， 其特征在于， 去除所述牺牲层之前还包括在所述栅线隙侧 壁形成间隔层。 6.如权利要求2所述的方法， 其特征在于， 所述牺牲层为含硅材料层， 其中所述第一金 属层与所述含硅材料层中的硅反应形成金属硅化物层。 7.如权利要求3所述的方法， 其特征在于， 所述导电层为含硅导电层， 其中在所述导电 层中形成所述导电触点的步骤包括： 在所述导电层中形成第二金属层， 所述第二金属层与 所述含硅导电层中的硅反应形成金属硅化物层。 8.如权利要求1所述的方法， 其特征在于， 还包括对所述衬底和所述导电。

6、层进行相反类 型的掺杂。 9.如权利要求1所述的方法， 其特征在于， 在所述衬底背面形成连接层之前还包括： 将 所述堆叠层与另一器件键合。 10.如权利要求3所述的方法， 其特征在于， 在所述衬底背面形成连接层的步骤包括： 在所述衬底背面形成保护层， 且从所述衬底背面形成暴露所述导电接触的第一通孔和 暴露所述导电触点的第二通孔； 在所述保护层中形成连通所述第一通孔和所述第二通孔的凹槽； 以及 在所述凹槽中形成所述连接层。 11.一种三维存储器， 包括： 衬底， 所述衬底定义核心区和字线连接区； 位于所述衬底上的导电层； 权利要求书 1/2 页 2 CN 111900171 A 2 位于所述导电。

7、层上的堆叠层， 所述堆叠层包括间隔的栅极层； 垂直穿过所述堆叠层且到达所述衬底的沟道结构， 所述沟道结构包括导电部， 其中所 述导电部位于所述导电层的部分从所述沟道结构的侧面露出， 从而与所述导电层接触； 垂直穿过所述堆叠层而到达所述导电层的栅线隙， 所述栅线隙中填充有绝缘层； 位于所述字线连接区且到达所述衬底的导电接触； 以及 位于衬底背面的连接层， 所述连接层连接所述导电接触， 且连接所述衬底或所述导电 层。 12.如权利要求11所述的三维存储器， 其特征在于， 还包括位于所述堆叠层与所述导电 层之间的金属硅化物层。 13.如权利要求11所述的三维存储器， 其特征在于， 还包括位于所述导电。

8、层的导电触 点。 14.如权利要求11或13所述的三维存储器， 其特征在于， 所述导电触点位于所述导电层 中对应于所述栅线隙的位置。 15.如权利要求11所述的三维存储器， 其特征在于， 所述导电接触为金属硅化物。 16.如权利要求13所述的三维存储器， 其特征在于， 还包括位于所述衬底背面的保护 层， 其中所述连接层位于所述保护层中。 17.如权利要求11所述的三维存储器， 其特征在于， 所述衬底和所述导电层是经掺杂 的， 且掺杂类型相反。 18.如权利要求11所述的三维存储器， 其特征在于， 还包括与所述堆叠层正面键合的另 一器件。 权利要求书 2/2 页 3 CN 111900171 A。

9、 3 三维存储器及其制造方法 技术领域 0001 本发明主要涉及半导体设计及制造领域， 尤其涉及一种三维存储器及其制造方 法。 背景技术 0002 随着3D NAND技术的不断发展， 三维存储器可以垂直堆叠的层数越来越多， 从24 层、 32层、 64层到超过100层的高阶堆叠结构， 可以大幅度提高存储的密度并降低单位存储 单元的价格。 0003 当三维存储器的叠层继续提高， 例如达到200层以后， 会进行两次氧化硅和氮化硅 交替堆栈的沉积和两次沟道孔刻蚀。 这些工艺会面临一些挑战。 例如， 顶部堆栈和底部堆栈 的沟道孔对准， 以及沟道孔底部作为导电部的硅的外延生长。 当顶部堆栈和底部堆栈的沟。

10、 道孔对不准时需要额外的沟道孔侧壁刻蚀， 这会损坏沟道孔侧壁的作为存储器层的材料。 另外， 随着堆叠的层数的增加， 沟道孔的中心与栅线隙(Gate Line Slit,GLS)的距离减小， 导致栅极层(GL)与阵列共源极(ACS， Array Common Source)之间的漏电流增大。 发明内容 0004 本发明要解决的技术问题是提供一种三维存储器及其制造方法， 可以降低三维存 储器的工艺难度。 0005 为解决上述技术问题， 本发明提供了一种三维存储器的制造方法， 包括以下步骤： 提供衬底， 在所述衬底上形成牺牲层； 在所述衬底上定义核心区和字线连接区， 在所述核心 区的牺牲层上形成堆叠。

11、层和垂直穿过所述堆叠层的沟道结构， 其中所述沟道结构具有存储 器层和被所述存储器层围绕的导电部， 所述导电部到达所述牺牲层； 形成垂直穿过所述堆 叠层而到达所述牺牲层的栅线隙； 去除所述牺牲层， 露出所述存储器层在所述牺牲层的部 分的侧壁， 在所述堆叠层与所述衬底之间形成间隙； 去除所述存储器层在所述间隙中的部 分， 露出所述导电部的至少一部分； 在所述间隙中填充导电层， 所述导电层接触所述导电 部； 在所述栅线隙中填充绝缘层； 在未覆盖所述堆叠层的字线连接区形成导电接触； 以及在 所述衬底背面形成连接层， 所述连接层连接所述衬底或所述导电层， 且连接所述导电接触。 0006 在本发明的一实施。

12、例中， 在所述衬底上形成牺牲层之后还包括在所述牺牲层上形 成第一金属层。 0007 在本发明的一实施例中， 本发明的方法还包括在所述导电层中形成导电触点， 其 中所述连接层连接所述导电触点。 0008 在本发明的一实施例中， 所述导电触点位于在所述导电层中对应于所述栅线隙的 位置。 0009 在本发明的一实施例中， 去除所述牺牲层之前还包括在所述栅线隙侧壁形成间隔 层。 0010 在本发明的一实施例中， 所述牺牲层为含硅材料层， 其中所述第一金属层与所述 说明书 1/9 页 4 CN 111900171 A 4 含硅材料层中的硅反应形成金属硅化物层。 0011 在本发明的一实施例中， 所述导电。

13、层为含硅导电层， 其中在所述导电层中形成所 述导电触点的步骤包括： 在所述导电层中形成第二金属层， 所述第二金属层与所述含硅导 电层中的硅反应形成金属硅化物层。 0012 在本发明的一实施例中， 本发明的方法还包括对所述衬底和所述导电层进行相反 类型的掺杂。 0013 在本发明的一实施例中， 在所述衬底背面形成连接层之前还包括： 将所述堆叠层 与另一器件键合。 0014 在本发明的一实施例中， 在所述衬底背面形成连接层的步骤包括： 在所述衬底背 面形成保护层， 且从所述衬底背面形成暴露所述导电接触的第一通孔和暴露所述导电触点 的第二通孔； 在所述保护层中形成连通所述第一通孔和所述第二通孔的凹槽。

14、； 以及在所述 凹槽中形成所述连接层。 0015 本发明的另一方面提供一种三维存储器， 包括： 衬底， 所述衬底定义核心区和字线 连接区； 位于所述衬底上的导电层； 位于所述导电层上的堆叠层， 所述堆叠层包括间隔的栅 极层； 垂直穿过所述堆叠层且到达所述衬底的沟道结构， 所述沟道结构包括导电部， 其中所 述导电部位于所述导电层的部分从所述沟道结构的侧面露出， 从而与所述导电层接触； 垂 直穿过所述堆叠层而到达所述导电层的栅线隙， 所述栅线隙中填充有绝缘层； 位于所述字 线连接区且到达所述衬底的导电接触； 以及位于衬底背面的连接层， 所述连接层连接所述 导电接触， 且连接所述衬底或所述导电层。 。

15、0016 在本发明的一实施例中， 上述的三维存储器还包括位于所述堆叠层与所述导电层 之间的金属硅化物层。 0017 在本发明的一实施例中， 上述的三维存储器还包括位于所述导电层的导电触点。 0018 在本发明的一实施例中， 所述导电触点位于所述导电层中对应于所述栅线隙的位 置。 0019 在本发明的一实施例中， 所述导电接触为金属硅化物。 0020 在本发明的一实施例中， 上述的三维存储器还包括位于所述衬底背面的保护层， 其中所述连接层位于所述保护层中。 0021 在本发明的一实施例中， 所述衬底和所述导电层是经掺杂的， 且掺杂类型相反。 0022 在本发明的一实施例中， 上述的三维存储器还包。

16、括与所述堆叠层正面键合的另一 器件。 0023 与现有技术相比， 本发明通过导电部的侧面来接触导电层， 可以提高接触面积， 降 低导电部的制造难度。 另外， 源极线可从背面引出， 栅线隙中不再填充导电接触。 因此栅线 隙与沟道孔之间不存在电容， 且可以显著缓解二者之间的漏电隐患。 并且， 栅线隙中填充绝 缘层， 可以起到支撑作用， 缓解器件的应力。 附图说明 0024 包括附图是为提供对本申请进一步的理解， 它们被收录并构成本申请的一部分， 附图示出了本申请的实施例， 并与本说明书一起起到解释本发明原理的作用。 附图中： 0025 图1是本申请一实施例的三维存储器的制造方法流程图。 说明书 2。

17、/9 页 5 CN 111900171 A 5 0026 图2A-2L是本申请一实施例中的三维存储器的示例性制造过程中的剖面示意图。 0027 图3A-3C是本申请一实施例中的形成栅极层的示例性制造过程中的剖面示意图。 0028 图4是本申请一实施例的形成背面源极连接层的流程图。 0029 图5A-5G是本申请一实施例中的形成背面源极连接层的示例性制造过程中的剖面 示意图。 具体实施方式 0030 为了更清楚地说明本申请的实施例的技术方案， 下面将对实施例描述中所需要使 用的附图作简单的介绍。 显而易见地， 下面描述中的附图仅仅是本申请的一些示例或实施 例， 对于本领域的普通技术人员来讲， 在。

18、不付出创造性劳动的前提下， 还可以根据这些附图 将本申请应用于其他类似情景。 除非从语言环境中显而易见或另做说明， 图中相同标号代 表相同结构或操作。 0031 如本申请和权利要求书中所示， 除非上下文明确提示例外情形，“一” 、“一个” 、“一 种” 和/或 “该” 等词并非特指单数， 也可包括复数。 一般说来， 术语 “包括” 与 “包含” 仅提示包 括已明确标识的步骤和元素， 而这些步骤和元素不构成一个排它性的罗列， 方法或者设备 也可能包含其他的步骤或元素。 0032 在详述本申请实施例时， 为便于说明， 表示器件结构的剖面图会不依一般比例作 局部放大， 而且所述示意图只是示例， 其在。

19、此不应限制本申请保护的范围。 此外， 在实际制 作中应包含长度、 宽度及深度的三维空间尺寸。 0033 除非另外具体说明， 否则在这些实施例中阐述的部件和步骤的相对布置、 数字表 达式和数值不限制本申请的范围。 同时， 应当明白， 为了便于描述， 附图中所示出的各个部 分的尺寸并不是按照实际的比例关系绘制的。 对于相关领域普通技术人员已知的技术、 方 法和设备可能不作详细讨论， 但在适当情况下， 所述技术、 方法和设备应当被视为授权说明 书的一部分。 在这里示出和讨论的所有示例中， 任何具体值应被解释为仅仅是示例性的， 而 不是作为限制。 因此， 示例性实施例的其它示例可以具有不同的值。 应注。

20、意到： 相似的标号 和字母在下面的附图中表示类似项， 因此， 一旦某一项在一个附图中被定义， 则在随后的附 图中不需要对其进行进一步讨论。 0034 在本申请的描述中， 需要理解的是， 方位词如 “前、 后、 上、 下、 左、 右” 、“横向、 竖向、 垂直、 水平” 和 “顶、 底” 等所指示的方位或位置关系通常是基于附图所示的方位或位置关 系， 仅是为了便于描述本申请和简化描述， 在未作相反说明的情况下， 这些方位词并不指示 和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作， 因此不能理 解为对本申请保护范围的限制； 方位词 “内、 外” 是指相对于各部件本身的轮廓的内外。

21、。 0035 为了便于描述， 在这里可以使用空间相对术语， 如 “在之上” 、“在上方” 、 “在上表面” 、“上面的” 等， 用来描述如在图中所示的一个器件或特征与其他器件或特 征的空间位置关系。 应当理解的是， 空间相对术语旨在包含除了器件在图中所描述的方位 之外的在使用或操作中的不同方位。 例如， 如果附图中的器件被倒置， 则描述为 “在其他器 件或构造上方” 或 “在其他器件或构造之上” 的器件之后将被定位为 “在其他器件或构造下 方” 或 “在其他器件或构造之下” 。 因而， 示例性术语 “在上方” 可以包括 “在上方” 和 “在下方” 两种方位。 该器件也可以其他不同方式定位(旋转。

22、90度或处于其他方位)， 并 说明书 3/9 页 6 CN 111900171 A 6 且对这里所使用的空间相对描述作出相应解释。 0036 此外， 需要说明的是， 使用 “第一” 、“第二” 等词语来限定零部件， 仅仅是为了便于 对相应零部件进行区别， 如没有另行声明， 上述词语并没有特殊含义， 因此不能理解为对本 申请保护范围的限制。 此外， 尽管本申请中所使用的术语是从公知公用的术语中选择的， 但 是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的， 其详细含义 在本文的描述的相关部分中说明。 此外， 要求不仅仅通过所使用的实际术语， 而是还要通过 每个术语所蕴含的意义来。

23、理解本申请。 0037 应当理解， 当一个部件被称为 “在另一个部件上” 、“连接到另一个部件” 、“耦合于 另一个部件” 或 “接触另一个部件” 时， 它可以直接在该另一个部件之上、 连接于或耦合于、 或接触该另一个部件， 或者可以存在插入部件。 相比之下， 当一个部件被称为 “直接在另一 个部件上” 、“直接连接于” 、“直接耦合于” 或 “直接接触” 另一个部件时， 不存在插入部件。 同 样的， 当第一个部件被称为 “电接触” 或 “电耦合于” 第二个部件， 在该第一部件和该第二部 件之间存在允许电流流动的电路径。 该电路径可以包括电容器、 耦合的电感器和/或允许电 流流动的其它部件， 。

24、甚至在导电部件之间没有直接接触。 0038 本公开的实施例描述一种三维存储器及其制造方法， 可以克服现有三维存储器中 存在的问题。 图1是本申请一实施例的三维存储器的制造方法流程图。 图2A-2L是本申请一 实施例中的三维存储器的示例性制造过程中的剖面示意图。 下面参考图1-2L所示描述本实 施例的形成三维存储器的方法。 0039 在步骤102， 提供衬底， 在衬底上形成牺牲层。 0040 参考图2A所示， 提供衬底201， 在衬底上形成牺牲层202。 0041 在本公开的实施例中， 衬底201的材料例如是硅。 衬底201可经过第一掺杂， 例如P 型掺杂。 牺牲层202可选择与后续要形成的堆叠。

25、层中的材料层有刻蚀选择性的材料。 例如牺 牲层202可为含硅材料层， 例如多晶硅或非晶硅。 0042 在一个实施例中， 可在衬底201与牺牲层202之间形成刻蚀阻挡层203， 用于在后续 去除牺牲层202时阻挡对衬底201的刻蚀。 阻挡层203的材料例如是氧化硅。 0043 在一个实施例中， 可在牺牲层202之上形成第一金属层， 其与牺牲层202的硅反应 形成金属硅化物层204。 第一金属层的材料可为钛(Ti)、 钴(Co)、 镍(Ni)和钨(W)等。 金属硅 化物层204用于在后续去除牺牲层202时阻挡对牺牲层202之上堆叠层的刻蚀。 0044 在本申请的实施例中， 衬底201中还可根据需要。

26、形成各种阱区。 此外， 所举例的各 层的材料仅仅是示例性的， 例如衬底201还可以是其他含硅的衬底， 例如SOI(绝缘体上硅)、 SiGe、 Si:C等。 0045 在步骤104， 在衬底上定义核心区和字线连接区， 在核心区的牺牲层上形成堆叠层 和垂直穿过堆叠层的沟道结构。 0046 在此步骤中， 在衬底201上定义核心区205和字线连接区206。 在核心区205的牺牲 层202上形成堆叠层210和多个垂直穿过堆叠层210的沟道结构。 0047 堆叠层210可为第一材料层211和第二材料层212交替层叠的叠层。 第一材料层211 可为栅极层或伪栅极层。 第二材料层212为介质层。 第一材料层2。

27、11和第二材料层212例如是 氮化硅和氧化硅的组合。 以氮化硅和氧化硅的组合为例， 可以采用化学气相沉积(CVD)、 原 子层沉积(ALD)或其他合适的沉积方法， 依次在衬底201上交替沉积氮化硅和氧化硅， 形成 说明书 4/9 页 7 CN 111900171 A 7 堆叠层210。 可以理解， 此处的堆叠层可以包括单个或者多个堆栈(deck)。 0048 堆叠层栈210的沟道孔213中设有垂直于衬底201表面的多个沟道结构， 包括存储 器层214、 沟道层215和导电部217， 二者相互电连接。 在此， 导电部217可为位于沟道孔213底 部的硅， 例如多晶硅。 在此， 导电部217被存储。

28、器层214包围， 且到达牺牲层202。 在图2B的示 例中， 导电部217贯穿牺牲层202而到达衬底201。 0049 存储器层214可包括在沟道层215与沟道结构所在的沟道孔213之间从外到内设置 的阻挡层214a、 电荷捕获层214b和隧穿层214c。 这些层构成存储器层214。 存储器层214可以 不是设置在沟道孔内的介质层， 而是设置在第一材料层211中靠近第一沟道孔213的横向沟 槽内的浮栅结构。 存储器层214的一些示例细节将在后文描述。 0050 可以理解， 一个或多个特征可以从图2B所示的半导体结构中被省略、 替代或者增 加到这一半导体结构中。 例如， 沟道层215内还可设有填。

29、充结构216。 填充结构216可以起到 支撑物的作用。 填充结构216的材料可以是氧化硅。 填充结构216可以是实心的， 在不影响器 件可靠性的前提下也可以是中空的。 0051 在步骤106， 形成垂直穿过堆叠层而到达牺牲层的栅线隙。 0052 在此步骤中， 可以在半导体结构中， 形成在垂直于衬底的方向上贯穿堆叠层的各 种栅线隙(Gate Line Slit,GLS)， 从而将核心区划分为多个块存储区和/或指存储区。 0053 在图2C中的半导体结构上形成了在垂直于衬底201的贯穿堆叠层210的栅线隙 218。 栅线隙218到达牺牲层202， 去除牺牲层202的部分厚度， 或者停留在牺牲层20。

30、2的上表 面。 形成栅线隙218的方法包括对堆叠层210进行刻蚀。 0054 如图2D所示， 在形成栅线隙218后， 还可以在栅线隙218中形成间隔层219。 间隔层 219可以在后续的去除牺牲层202及其中的存储器层214时， 保护栅线隙218的侧壁。 间隔层 219可以是多层材料， 例如图2D所示那样， 包括内侧(靠近栅线隙518的侧壁)的第一层219a、 中间的第二层219b和位于外侧的第三层219c。 牺牲层202相对于第三层219c具有高刻蚀选 择比。 这样， 在刻蚀牺牲层202时间隔层219基本上不会受损。 第三层219c和第一层219a的材 料可以与存储器层214中的电荷捕获层2。

31、14b的材料相同， 第二层219b的材料可以与存储器 层214中的隧穿层214c的材料相同。 存储器层214中的阻挡层214a相对于第三层219c则具有 高刻蚀选择比。 在刻蚀存储器层214中的阻挡层214a时第三层219c基本上不会受损。 在刻蚀 存储器层214中的电荷捕获层214b时第三层219c被一起刻蚀去除， 从而露出第二层219b。 在 刻蚀存储器层214中的隧穿层214c时第二层219b被一起刻蚀去除， 露出第一层219a。 0055 相对于通常为多晶硅或非晶硅的牺牲层202， 第一层219a和第三层219c的材料可 以是氮化硅。 相对于通常为氧化硅-氮化硅-氧化硅的存储器层214。

32、， 第一层219a和第三层 219c的材料可以是氮化硅， 第二层219b的材料可以是氧化硅或氮氧化硅。 0056 在一些实施例中， 间隔层219可以是2层材料， 例如第二层的材料可以与存储器层 214中的电荷捕获层214b的材料相同， 第一层的材料可以与存储器层214中的隧穿层214c的 材料相同。 0057 在一些实施例中， 间隔层219可以是单一材料， 例如氧化铝或氮化钛， 其使得牺牲 层202和存储器层214相对于间隔层219都有高刻蚀选择比。 这样， 在刻蚀牺牲层202和存储 器层214时间隔层219基本上不会受损。 0058 在步骤108， 去除牺牲层， 露出存储器层在牺牲层的部分的。

33、侧壁， 在堆叠层与牺牲 说明书 5/9 页 8 CN 111900171 A 8 层之间形成间隙。 0059 如图2E所示， 去除牺牲层后， 在堆叠层210与衬底201之间形成间隙207。 间隙207露 出存储器层在牺牲层的部分的侧壁214s， 且露出阻挡层203和金属硅化物层204。 去除牺牲 层的方法例如是湿法刻蚀。 在此， 阻挡层203和金属硅化物层204可以作为湿法刻蚀的停止 层。 0060 在步骤110， 去除存储器层在所述间隙中的部分， 露出导电部的至少一部分。 0061 在此步骤中， 如图2F所示， 通过间隙去除沟道结构的部分侧壁厚度， 包括存储器层 214的阻挡层214a、 电。

34、荷捕获层214b和隧穿层214c， 从而露出导电部217一部分侧壁217s。 在 这一步骤中， 可通过多次湿法刻蚀、 多次干法刻蚀(如气体刻蚀)或者湿法加上干法刻蚀(如 气体刻蚀)来依次去除阻挡层214a、 电荷捕获层214b和隧穿层214c。 0062 在步骤112， 在间隙中填充导电层， 导电层接触导电部。 0063 在此步骤中， 如图2G所示， 利用去除牺牲层而形成的间隙来形成导电层208， 使之 填满间隙， 从而能够接触导电部217。 在一个实施例中， 可以使用沉积的方式来形成导电层 208。 导电层208可以是经过掺杂的， 例如是与衬底201相反的掺杂。 当衬底201是P掺杂时， 导。

35、 电层208是N掺杂。 0064 通过导电部217的侧面来接触导电层208， 降低导电部217的制造难度， 尤其是降低 高深宽比的沟道孔中形成导电部217的制造难度。 0065 在填充导电层208后， 可以将堆叠层210中的伪栅极层替换为栅极层211 。 栅极层 211 的材料例如是氮化钛(TiN)或者钨(W)。 栅极层211 与沟道结构之间可形成有粘结层 211a和高K(介电系数)氧化层211b。 0066 在步骤114， 在栅线隙中填充绝缘层。 0067 参考图2H所示， 首先在导电层208中对应于栅线隙218的位置形成导电触点209。 导 电触点209可以沿着栅线隙218的方向延伸。 在。

36、一个实施例中， 导电触点209的延伸长度比栅 线隙218更长。 举例来说， 可以在导电层208中形成第二金属层， 第二金属层与导电层208中 的硅反应形成金属硅化物层， 作为导电触点209。 第二金属层的材料可为钛(Ti)、 钴(Co)、 镍 (Ni)和钨(W)等， 且第二金属层的材料可以与第一金属层的材料不同。 可以理解的是， 导电 触点209的位置并不限于对应栅线隙218的位置， 也可以在导电层208中的其他位置。 并且， 导电触点209的位置也不限于导电层208， 也可以在衬底201中。 0068 再参考图2I所示， 在栅线隙中填充绝缘层219。 绝缘层219可填满整个栅线隙， 从而 栅。

37、线隙中不再填充导电接触。 绝缘层219的材料可以是氧化硅。 由于栅线隙中没有导电接 触， 因此它与沟道孔之间不存在电容， 且可以显著缓解二者之间的漏电隐患。 并且， 栅线隙 中填充绝缘层， 可以起到支撑作用， 缓解器件的应力。 0069 在步骤116， 在半导体结构的未覆盖堆叠层的字线连接区形成导电接触。 0070 参考图2J所示， 在半导体结构的各个区域形成导电接触， 例如形成连接各个沟道 结构的导电接触221、 连接覆盖堆叠层的字线连接区中各个栅极的导电接触222， 以及连接 未覆盖堆叠层的字线连接区中的导电接触223和224。 导电接触223和224到达衬底201。 并 且， 形成电连接。

38、导电接触221-224的金属互连结构228。 0071 在步骤118， 在衬底背面形成连接层， 连接层连接衬底或导电层， 且连接导电接触。 0072 参考图2K所示， 在衬底201的背面形成连接层225。 连接层225连接导电触点209和 说明书 6/9 页 9 CN 111900171 A 9 导电接触223。 连接层225可以形成在保护层226中。 保护层226的材料可以是氧化硅。 0073 在其他实施例中， 当不存在导电触点209时， 连接层225可以改为接触衬底201或导 电层208。 0074 继续参考图2K所示， 在衬底201的背面形成连接层225之前还包括： 将半导体结构 与另一。

39、器件230键合。 另一器件230可以是CMOS器件。 0075 参考图2L所示， 在保护层226之上覆盖钝化层227， 然后形成连接到导电接触224的 导电触点226。 钝化层227的材料可以是氮化硅。 0076 至此， 三维存储器的工艺基本完成。 在这些工艺完成后， 再加上常规的工艺， 即可 得到本公开实施例的三维存储器。 在此使用了流程图用来说明根据本申请的实施例的方法 所执行的操作。 应当理解的是， 前面的操作不一定按照顺序来精确地执行。 相反， 可以按照 倒序或同时处理各种步骤。 同时， 或将其他操作添加到这些过程中， 或从这些过程移除某一 步或数步操作。 0077 图3A-3C是本申。

40、请一实施例中的形成栅极层的示例性制造过程中的剖面示意图。 参考图3A所示， 首先利用去除牺牲层而形成的间隙来形成导电层208， 使之填满间隙， 从而 能够接触导电部217。 接着参考图3B所示， 通过栅线隙218去除间隔层的第一层219a和伪栅 极层211， 形成凹陷211r。 之后如图3C所示， 在堆叠层210表面、 栅线隙和凹陷中沉积高K氧化 层211b， 且在凹陷211r中依次填充粘结层211a和栅极层211 。 之后， 通过干法刻蚀去除堆叠 层210表面和栅线隙底部的高K氧化层， 即可得到如图2G所示的半导体结构。 0078 图4是本申请一实施例的形成背面源极连接层的流程图。 图5A-。

41、5G是本申请一实施 例中的形成背面源极连接层的示例性制造过程中的剖面示意图。 下面参考图4-5G所示描述 本实施例的形成背面源极连接层的方法。 0079 在步骤402， 如图5A所示， 将图2J所形成的半导体结构与另一器件230键合。 另一器 件230例如是CMOS器件。 0080 在步骤404， 如图5B所示， 减薄衬底201， 使之成为衬底201a。 0081 在步骤406， 如图5C所示， 在衬底201背面形成保护层226， 且从保护层226背面形成 暴露第一导电接触的第一通孔226a和暴露导电触点209的第二通孔226b。 0082 在步骤408， 如图5D所示， 在保护层226中形成。

42、连通第一通孔226a和第二通孔226b 的凹槽226c。 0083 在步骤410， 如图5E所示， 在保护层226表面、 第一通孔226a、 第二通孔226b及凹槽 226c中形成间隔层229。 间隔层229的材料例如是氧化硅。 0084 在步骤412， 如图5F所示， 去除保护层226表面及凹槽226c中的间隔层， 保留第一通 孔226a和第二通孔226b中的间隔层229a。 0085 在步骤414， 如图5G所示， 沉积电连接导电接触223和导电触点209的连接层225。 之 后， 平坦化保护层226的背面， 得到如图2K所示的半导体结构。 平坦化的方式例如是化学机 械研磨(CMP)。 0。

43、086 下面参考图2L描述根据本申请一实施例的三维存储器的结构。 0087 三维存储器200可包括衬底201、 导电层208和堆叠层210。 导电层208位于衬底201 中且与衬底201接触。 衬底201经过第一掺杂， 第一掺杂例如是P型掺杂。 导电层208经过第二 掺杂， 第二掺杂例如是N型掺杂。 衬底201定义了核心区和字线连接区。 堆叠层210位于导电 说明书 7/9 页 10 CN 111900171 A 10 层208之上， 且在字线连接区形成阶梯结构。 堆叠层210包括间隔的多个栅极层211 。 多个栅 极层211 中相邻的栅极层之间例如可以由介质层(或绝缘层)212隔开。 栅极层。

44、211的层数与 三维存储器200的层数有关。 0088 核心区的堆叠层210中具有多个沟道孔。 每个沟道孔内有存储器层214、 沟道层 215。 对于电荷捕获型闪存(CTF)来说， 每个沟道孔213内还有存储器层214。 存储器层214可 包括沿沟道孔的径向从外向内设置的阻挡层、 电荷捕获层和隧穿层。 每个沟道孔内还可有 填充结构216， 位于沟道层215内。 然而可以理解， 填充结构216可以省略。 例如沟道层215可 以在沟道孔的径向扩展到填满目前填充结构216所占据的空间。 在每个沟道孔213根部还具 有导电部217。 此导电部217与沟道层215接触且到达衬底201。 在本公开的实施例。

45、中， 沟道孔 可为圆柱形孔， 尽管并非作为限定。 0089 沟道孔中所形成的结构在此称为沟道结构。 整个沟道结构垂直穿过堆叠层210且 到达导电层208。 导电部217位于导电层208的部分217s从沟道结构的侧面露出， 从而与导电 层208接触。 0090 堆叠层210中具有垂直穿过堆叠层而到达导电层208的栅线隙， 栅线隙中填充有绝 缘层219。 从三维存储器的俯视角度看， 这些绝缘层219呈线条状， 将三维存储器的存储阵列 分隔为多个存储区。 0091 在步骤116， 在半导体结构的未覆盖堆叠层的字线连接区形成导电接触。 0092 参考图2J所示， 在半导体结构的各个区域形成导电接触， 。

46、例如形成连接各个沟道 结构的导电接触221、 连接覆盖堆叠层的字线连接区中各个栅极的导电接触222， 以及连接 未覆盖堆叠层的字线连接区中的导电接触223和224。 导电接触223和224到达衬底201。 并 且， 形成电连接导电接触221-224的金属互连结构228。 0093 三维存储器200的核心区具有连接各个沟道结构的导电接触221。 三维存储器200 的字线连接区中覆盖堆叠层210的部分具有连接各个栅极层的导电接触222。 三维存储器 200的字线连接区中未覆盖堆叠层210的部分具有连接衬底201的导电接触223和224。 堆叠 层210正面还具有金属互连结构228， 用于导电接触2。

47、21-224。 这些金属互连结构228可包括 源极线、 漏极线和栅极线。 0094 三维存储器200的衬底201的背面具有连接层225。 连接层225连接导电接触223和 导电触点209。 连接层225位于在保护层226中。 在其他实施例中， 当不存在导电触点209时， 连接层225可以改为接触衬底201或导电层208。 这种背部引出源极的方式， 使得栅线隙中可 不再填充导电接触。 由于栅线隙中没有导电接触， 因此它与沟道孔之间不存在电容， 且可以 显著缓解二者之间的漏电隐患。 并且， 栅线隙中填充绝缘层， 可以起到支撑作用， 缓解器件 的应力。 0095 如图2L所示， 三维存储器200可包。

48、括例如CMOS器件的另一器件。 将堆叠层210所在 的半导体结构与另一器件230键合， 形成三维存储器。 0096 参考图2L所示， 在保护层226之上具有钝化层227， 导电触点226穿过钝化层227连 接到导电接触224。 钝化层227的材料可以是氮化硅。 0097 在本公开的实施例中， 阻挡层和隧穿层的示例性材料为氧化硅、 氮氧化硅或二者 的混合物， 电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。 阻挡层、 电荷捕获层、 隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结 说明书 8/9 页 11 CN 111900171 A 11 构； 。

49、沟道层215示例性材料为多晶硅。 但可以理解， 这些层可以选择其他材料。 例如， 阻挡层 的材料可以包括高K(介电常数)氧化层； 沟道层的材料可以包括单晶硅、 单晶锗、 SiGe、 Si: C、 SiGe:C、 SiGe:H等半导体材料。 0098 图2L所示为具有单个堆栈的三维存储器。 在另一实施例中， 本公开也可使用为多 个堆栈的三维存储器。 0099 图2L所示的三维存储器为电荷捕获型存储器(CTF)， 其中电荷捕获层是通过介电 层来实现电荷存储。 然而可以理解， 本公开的实施例还可以实施在浮栅型存储器中， 其中电 荷捕获层是通过浮置栅极来实现。 电荷捕获层例如包括多晶硅材料。 0100。

50、 上文已对基本概念做了描述， 显然， 对于本领域技术人员来说， 上述发明披露仅仅 作为示例， 而并不构成对本申请的限定。 虽然此处并没有明确说明， 本领域技术人员可能会 对本申请进行各种修改、 改进和修正。 该类修改、 改进和修正在本申请中被建议， 所以该类 修改、 改进、 修正仍属于本申请示范实施例的精神和范围。 0101 同时， 本申请使用了特定词语来描述本申请的实施例。 如 “一个实施例” 、“一实施 例” 、 和/或 “一些实施例” 意指与本申请至少一个实施例相关的某一特征、 结构或特点。 因 此， 应强调并注意的是， 本说明书中在不同位置两次或多次提及的 “一实施例” 或 “一个实施。