半导体装置及其制造方法.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202080001239.4 (22)申请日 2020.06.04 (85)PCT国际申请进入国家阶段日 2020.07.14 (86)PCT国际申请的申请数据 PCT/CN2020/094414 2020.06.04 (71)申请人 英诺赛科 （珠海） 科技有限公司 地址 519080 广东省珠海市高新区金鼎工 业园金园二路39号 (72)发明人 姚卫刚张安邦 (74)专利代理机构 北京律盟知识产权代理有限 责任公司 11287 代理人 王允方 (51)Int.Cl. H01L。

2、 27/06(2006.01) H01L 23/48(2006.01) H01L 21/8252(2006.01) H01L 21/768(2006.01) (54)发明名称 半导体装置及其制造方法 (57)摘要 本公开的一些实施例提供一种半导体装置。 所述半导体装置包含： 衬底， 其具有第一侧及与 所述第一侧相对的第二侧； 第一氮化物半导体 层， 其安置于所述衬底的所述第一侧上； 第二氮 化物半导体层， 其处于所述第一氮化物半导体层 上及具有比所述第一氮化物半导体层的带隙大 的带隙； 第一电极， 其安置于所述第二氮化物半 导体层上； 第二电极， 其安置于所述第二氮化物 半导体层上； 第一半导。

3、体结构， 其邻近于所述衬 底的所述第二侧形成； 及第二半导体结构， 其邻 近于所述衬底的所述第二侧形成； 并且其中所述 第一半导体结构及所述第二半导体结构彼此相 邻。 权利要求书2页 说明书13页 附图9页 CN 111902937 A 2020.11.06 CN 111902937 A 1.一种半导体装置， 其包括： 衬底， 其具有第一侧及与所述第一侧相对的第二侧； 第一氮化物半导体层， 其安置于所述衬底的所述第一侧上； 第二氮化物半导体层， 其处于所述第一氮化物半导体层上及具有比所述第一氮化物半 导体层的带隙大的带隙； 第一电极， 其安置于所述第二氮化物半导体层上； 第二电极， 其安置于所。

4、述第二氮化物半导体层上； 第一半导体结构， 其邻近于所述衬底的所述第二侧形成； 及 第二半导体结构， 其邻近于所述衬底的所述第二侧形成； 及 其中所述第一半导体结构及所述第二半导体结构彼此相邻。 2.根据权利要求1所述的半导体装置， 其中所述第一半导体结构及所述第二半导体结 构形成二极管。 3.根据权利要求1所述的半导体装置， 其中所述第一半导体结构掺杂有第一导电类型 材料。 4.根据权利要求1所述的半导体装置， 其中所述第二半导体结构掺杂有第二导电类型 材料。 5.根据权利要求1所述的半导体装置， 其中所述第二半导体结构是未掺杂的。 6.根据权利要求3所述的半导体装置， 其中所述第一导电类型。

5、材料具有大致从1013cm-3 至1018cm-3的浓度。 7.根据权利要求1所述的半导体装置， 其中所述第一半导体结构具有大致在1000nm与 10000nm之间的深度。 8.根据权利要求1所述的半导体装置， 其进一步包括： 栅极电极， 其安置于所述第二氮化物半导体层上。 9.根据权利要求1所述的半导体装置， 其进一步包括： 钝化层， 其安置于所述第二氮化物半导体层上及围绕所述第一电极及所述第二电极。 10.根据权利要求9所述的半导体装置， 其进一步包括： 第一互连结构， 其穿过所述衬底、 所述第一氮化物半导体层、 所述第二氮化物半导体层 及所述钝化层。 11.根据权利要求10所述的半导体装。

6、置， 其中所述第一互连结构包含连接到所述第一 电极的第一接触端及连接到所述第一半导体结构的第二接触端。 12.根据权利要求11所述的半导体装置， 其中所述第一互连结构包含连接所述第一接 触端及所述第二接触端的第一细长部分。 13.根据权利要求1所述的半导体装置， 其中所述衬底具有大致在50 m与1.5mm之间的 厚度。 14.根据权利要求11所述的半导体装置， 其进一步包括： 焊接材料， 其形成于所述第一接触端上。 15.根据权利要求1所述的半导体装置， 其中所述第一电极电连接到所述第一半导体结 构。 16.根据权利要求1所述的半导体装置， 其中所述第二电极电连接到所述第二半导体结 权利要求书。

7、 1/2 页 2 CN 111902937 A 2 构。 17.一种用于制造半导体装置的方法， 其包括： 提供衬底； 在所述衬底的第一侧上形成第一氮化物半导体层； 在所述第一氮化物半导体层上形成第二氮化物半导体层； 在所述第二氮化物半导体层上形成第一电极及第二电极； 及 在所述衬底的第二侧处形成第一半导体结构及第二半导体结构， 及 其中所述第二侧与所述第一侧相对。 18.根据权利要求17所述的方法， 其进一步包括： 用第一导电类型材料掺杂所述第一半导体结构及用第二导电类型材料掺杂所述第二 半导体结构。 19.根据权利要求17所述的方法， 其进一步包括： 在所述第二氮化物半导体层上形成围绕所述第。

8、一电极及所述第二电极的钝化层。 20.根据权利要求19所述的方法， 其进一步包括： 通过移除所述衬底、 所述第一氮化物半导体层、 所述第二氮化物半导体层及所述钝化 层的一部分来形成第一通孔； 及 通过填充所述第一通孔来形成第一互连结构。 权利要求书 2/2 页 3 CN 111902937 A 3 半导体装置及其制造方法 技术领域 0001 本公开涉及一种半导体装置， 且具体来说， 涉及一种具有集成高电子迁移率晶体 管(HEMT)及二极管的半导体装置。 背景技术 0002 包含直接带隙的半导体组件， 举例来说， 包含III-V族材料或III-V族化合物的半 导体组件可由于其特性而在各种条件或环。

9、境(例如， 不同电压或频率)下操作或工作。 0003 前述半导体组件可包含HEMT、 异质结双极晶体管(HBT)、 异质结场效应晶体管 (HFET)， 或调制掺杂场效应晶体管(MODFET)。 发明内容 0004 本公开的一些实施例提供半导体装置。 所述半导体装置包含： 衬底， 其具有第一侧 及与所述第一侧相对的第二侧； 第一氮化物半导体层， 其安置于所述衬底的所述第一侧上； 第二氮化物半导体层， 其处于所述第一氮化物半导体层上及具有比所述第一氮化物半导体 层的带隙大的带隙； 第一电极， 其安置于所述第二氮化物半导体层上； 第二电极， 其安置于 所述第二氮化物半导体层上； 第一半导体结构， 其。

10、邻近于所述衬底的所述第二侧形成； 及第 二半导体结构， 其邻近于所述衬底的所述第二侧形成； 并且其中所述第一半导体结构及所 述第二半导体结构彼此相邻。 0005 本公开的一些实施例提供一种用于制造半导体装置的方法。 所述方法包含： 提供 衬底； 在所述衬底的第一侧上形成第一氮化物半导体层； 在所述第一氮化物半导体层上形 成第二氮化物半导体层； 在所述第二氮化物半导体层上形成第一电极及第二电极； 及在所 述衬底的第二侧形成第一半导体结构及第二半导体结构， 并且其中所述第二侧与所述第一 侧相对。 附图说明 0006 根据参考附图进行的以下详细描述， 本公开的各方面将变得更可理解。 应注意， 各 种。

11、特征可不按比例绘制。 实际上， 为了论述清楚起见， 可任意地增大或减小各种特征的尺 寸。 0007 图1A是根据本公开的一些实施例的半导体装置的侧视图； 0008 图1B是根据本公开的一些实施例的半导体装置的侧视图； 0009 图2是根据本公开的一些实施例的图1A或图1B的半导体装置的等效电路的示意 图； 及 0010 图3A、 图3B、 图3C、 图3D、 图3E及图3F展示根据本公开的一些实施例的用于制造半 导体装置的若干操作。 说明书 1/13 页 4 CN 111902937 A 4 具体实施方式 0011 以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。 下 文描。

12、述组件及布置的特定实例。 当然， 这些描述仅仅是实例且并不意图为限制性的。 在本公 开中， 在以下描述中， 形成于第二特征上或上方的第一特征的描述可包含第一特征及第二 特征形成为直接接触的实施例， 并且可进一步包含附加特征可形成于第一特征及第二特征 之间以使第一特征及第二特征能够不直接接触的实施例。 另外， 在本公开中， 可在实例中重 复附图标记及/或字母。 此重复是出于简化及清晰的目的， 且并不指示所描述的各种实施例 及/或配置之间的关系。 0012 在下文详细描述本公开的实施例。 然而， 应理解， 本公开所提供的多个可适用概念 可实施于多个特定环境中。 所描述的具体实施例仅仅是说明性的且并。

13、不限制本公开的范 围。 0013 本公开提供一种半导体装置， 所述半导体装置包含高电子迁移率晶体管(HEMT)及 安置于衬底的相对侧上的二极管。 高电子迁移率晶体管(HEMT)及二极管可通过硅通孔 (TSV)技术连接。 晶片级芯片尺寸封装(WLCSP)技术随后可用于在HEMT侧或在二极管侧电镀 焊球。 0014 与常规技术相比， 本发明的半导体装置可减小装置的寄生电感及寄生电阻。 因此， 本发明的半导体装置可提高装置的开关的操作速度并减少功率损耗。 另外， 可获得减小的 封装半导体装置的体积， 这提供了更佳系统设计的优点。 总体而言， 与常规技术相比， 本发 明的半导体装置可具有更佳效率。 本。

14、发明的半导体装置可应用于(但不限于)二极管、 高电 子迁移率晶体管装置(HEMT装置)， 及其它合适的电子组件。 0015 图1A是根据本公开的一些实施例的半导体装置的侧视图。 0016 参考图1A， 半导体装置100可包含组件1a及组件2a。 0017 组件1a可包含衬底10、 缓冲层11、 半导体层12、 半导体层13、 钝化层14、 导电结构 15、 导电结构151、 导电结构161、 导电结构162、 导电结构181a及导电结构182a。 0018 衬底10可包含例如但不限于， 硅(Si)、 掺杂硅(掺杂Si)或另一半导体材料。 在一些 实施例中， 衬底10可包含本征半导体材料。 在一。

15、些实施例中， 衬底10可包含本征硅。 在一些 实施例中， 衬底10可包含p型半导体材料。 衬底10可包含具有约1017cm-3至约1021cm-3的掺杂 浓度的p型半导体材料。 衬底10可包含具有约1019cm-3至约1021cm-3的掺杂浓度的p型半导体 材料。 衬底10可包含具有约1020cm-3至约1021cm-3的掺杂浓度的p型半导体材料。 在一些实施 例中， 衬底10可包含p型掺杂硅层。 在一些实施例中， 衬底10可包含掺杂有硼(B)的硅层。 在 一些实施例中， 衬底10可包含掺杂有镓(Ga)的硅层。 在一些实施例中， 衬底10可包含n型半 导体材料。 衬底10可包含具有约1017c。

16、m-3至约1021cm-3的掺杂浓度的n型半导体材料。 衬底10 可包含具有约1019cm-3至约1021cm-3的掺杂浓度的n型半导体材料。 衬底10可包含具有约 1020cm-3至约1021cm-3的掺杂浓度的n型半导体材料。 在一些实施例中， 衬底10可包含n型掺杂 硅层。 在一些实施例中， 衬底10可包含掺杂有砷(As)的硅层。 在一些实施例中， 衬底10可包 含掺杂有磷(P)的硅层。 0019 在一些实施例中， 衬底10可具有大致在1.0mm与2.0mm之间的厚度。 衬底10可具有 大致1.5mm的厚度。 在一些实施例中， 薄化工艺可应用于衬底10且衬底10可经薄化以具有少 于500。

17、0 m的厚度。 在一些实施例中， 在薄化工艺之后， 半导体装置100的衬底10可具有大致 说明书 2/13 页 5 CN 111902937 A 5 在50 m与500 m之间的厚度。 在一些实施例中， 在薄化工艺之后， 半导体装置100的衬底10可 具有大致在100 m与400 m之间的厚度。 在薄化工艺之后， 衬底10可具有更有效地散热的优 点， 因此改进装置性能。 0020 缓冲层11可安置于衬底10上。 缓冲层11可安置于衬底10的第一侧10a上。 在一些实 施例中， 缓冲层11可包含氮化物。 在一些实施例中， 缓冲层11可包含例如但不限于氮化铝 (AlN)。 在一些实施例中， 缓冲层。

18、11可包含例如但不限于氮化铝镓(AlGaN)。 缓冲层11可包含 多层结构。 缓冲层11可包含单层结构。 0021 半导体层12可安置于衬底10的第一侧10a上。 半导体层12可安置于缓冲层11上。 半 导体层12可包含III-V族材料。 半导体层12可包含但不限于III族氮化物。 半导体层12可包 含例如但不限于GaN。 半导体层12可包含例如但不限于AlN。 半导体层12可包含例如但不限 于InN。 半导体层12可包含例如但不限于化合物InxAlyGa1-x-yN， 其中x+y1。 半导体层12可 包含例如但不限于化合物AlyGa(1-y)N， 其中y1。 0022 半导体层13可安置于半。

19、导体层12上。 半导体层13可包含III-V族材料。 半导体层13 可包含例如但不限于III族氮化物。 半导体层13可包含例如但不限于化合物AlyGa(1-y)N， 其 中y1。 半导体层13可包含例如但不限于GaN。 半导体层13可包含例如但不限于AlN。 半导体 层13可包含例如但不限于InN。 半导体层13可包含例如但不限于化合物InxAlyGa1-x-yN， 其中 x+y1。 0023 异质结可形成于半导体层13与半导体层12之间。 半导体层13可具有比半导体层12 大的带隙。 举例来说， 半导体层13可包含可具有约4.0eV的带隙的AlGaN， 并且半导体层12可 包含可具有约3.4。

20、eV的带隙的GaN。 0024 在组件1a中， 半导体层12可用作沟道层。 在组件1a中， 半导体层12可用作安置于缓 冲层11上的沟道层。 在组件1a中， 因为半导体层12的带隙小于半导体层13的带隙， 所以二维 电子气(2DEG)可形成于半导体层12中。 在组件1a中， 因为半导体层12的带隙小于半导体层 13的带隙， 所以2DEG可形成于半导体层12中并且2DEG接近于半导体层13及半导体层12的界 面。 0025 在组件1a中， 半导体层13可用作阻挡层。 在组件1a中， 半导体层13可用作安置于半 导体层12上的阻挡层。 0026 掺杂半导体层(图中未展示)可安置于半导体层13与导电。

21、结构15之间。 掺杂半导体 层可包含掺杂III-V族材料。 掺杂半导体层可包含p型III-V族材料。 掺杂半导体层可包含例 如但不限于p型III族氮化物。 掺杂半导体层可包含例如但不限于p型GaN。 掺杂半导体层可 包含例如但不限于p型AlN。 掺杂半导体层可包含例如但不限于p型InN。 掺杂半导体层可包 含例如但不限于p型AlGaN。 掺杂半导体层可包含例如但不限于p型InGaN。 掺杂半导体层可 包含例如但不限于p型InAlN。 如果掺杂半导体层包含p型III-V族材料， 则掺杂半导体层的 掺杂材料可包含例如但不限于， Mg、 Zn及Ca中的至少一个。 0027 掺杂半导体层还可包含另一p。

22、型半导体材料。 掺杂半导体层可包含例如但不限于p 型CuO。 掺杂半导体层可包含例如但不限于p型NiOx。 如果掺杂半导体层包含p型CuO， 则掺杂 半导体层的掺杂材料可包含例如但不限于， Mg、 Zn及Ca中的至少一个。 如果掺杂半导体层包 含p型NiOx， 则掺杂半导体层的掺杂材料可包含例如但不限于， Mg、 Zn及Ca中的至少一个。 0028 掺杂半导体层可包含具有约1017cm-3至约1021cm-3的掺杂浓度的p型半导体材料。 掺 说明书 3/13 页 6 CN 111902937 A 6 杂半导体层可包含具有约1019cm-3至约1021cm-3的掺杂浓度的p型半导体材料。 掺杂半。

23、导体层 可包含具有约1020cm-3至约1021cm-3的掺杂浓度的p型半导体材料。 0029 导电结构15可安置于半导体层13上。 导电结构15可安置于掺杂半导体层(图中未 展示)上， 因此掺杂半导体层位于半导体层13与导电结构15之间。 0030 导电结构15可包含金属。 导电结构15可包含例如但不限于， 金(Au)、 铂(Pt)、 钛 (Ti)、 钯(Pd)、 镍(Ni)， 及钨(W)。 导电结构15可包含金属化合物。 导电结构15可包含例如但 不限于氮化钛(TiN)。 0031 在组件1a中， 导电结构15可用作栅极导体。 在组件1a中， 导电结构15可经配置以控 制半导体层12中的2。

24、DEG。 在组件1a中， 电压可应用于导电结构15以控制半导体层12中的 2DEG。 在组件1a中， 电压可应用于导电结构15以控制半导体层12中及导电结构15下方的 2DEG。 在组件1a中， 电压可应用于导电结构15以控制导电结构161与导电结构162之间的连 接或断开连接。 0032 导电结构161可安置于半导体层13上。 导电结构161可包含金属。 导电结构162可安 置于半导体层13上。 导电结构162可包含金属。 0033 在一些实施例中， 导电结构161或导电结构162的元素可选自例如但不限于包含以 下项的群组： 钛(Ti)、 钽(Ta)、 钨(W)、 铝(Al)、 钴(Co)、。

25、 铜(Cu)、 镍(Ni)、 金(Au)、 铂(Pt)、 铅 (Pb)， 及钼(Mo)或其化合物。 0034 在组件1a中， 导电结构161可用作例如但不限于源极导体。 在组件1a中， 导电结构 161可用作例如但不限于漏极导体。 0035 在组件1a中， 导电结构162可用作例如但不限于漏极导体。 在组件1a中， 导电结构 162可用作例如但不限于源极导体。 0036 在一些实施例中， 导电结构161可用作组件1a的源极导体(即， 源极电极)， 导电结 构162可用作组件1a的漏极导体(即， 漏极电极)， 及导电结构15可用作组件1a的栅极导体 (即， 栅极电极)。 尽管可用作源极导体的导电。

26、结构161及可用作漏极导体的导电结构162分 别安置于可用作图1A中的栅极导体的导电结构15的两侧上， 但是根据设计要求， 在本公开 的其它实施例中， 导电结构161、 导电结构162及导电结构15可以不同方式安置。 0037 导电结构181a可位于半导体层13上。 导电结构181a可安置于导电结构161上。 导电 结构181a可用于将导电结构161电连接到外部。 导电结构181a可包含金属。 导电结构181a可 包含金属化合物。 导电结构181a可包含例如但不限于， 铜(Cu)、 碳化钨(WC)、 钛(Ti)、 氮化钛 (TiN)或铝铜(Al-Cu)。 0038 导电结构182a可位于半导体。

27、层13上。 导电结构182a可安置于导电结构162上。 导电 结构182a可用于将导电结构162电连接到外部。 导电结构182a可包含金属。 导电结构182a可 包含金属化合物。 导电结构182a可包含例如但不限于， 铜(Cu)、 碳化钨(WC)、 钛(Ti)、 氮化钛 (TiN)或铝铜(Al-Cu)。 0039 导电结构151可位于半导体层13上。 导电结构151可安置于导电结构15上。 导电结 构151可用于将导电结构15电连接到外部。 导电结构151可包含金属。 导电结构151可包含金 属化合物。 导电结构151可包含例如但不限于， 铜(Cu)、 碳化钨(WC)、 钛(Ti)、 氮化钛(。

28、TiN)或 铝铜(Al-Cu)。 0040 钝化层14可安置于半导体层13上。 钝化层14可用作层间介电层。 钝化层14可围绕 说明书 4/13 页 7 CN 111902937 A 7 导电结构161。 钝化层14可围绕导电结构162。 钝化层14可围绕导电结构15。 钝化层14可围绕 掺杂半导体层(图中未展示)。 钝化层14可包含介电材料。 钝化层14可包含氮化物。 钝化层14 可包含例如但不限于氮化硅(Si3N4)。 钝化层14可包含氧化物。 钝化层14可包含例如但不限 于氧化硅(SiO2)。 钝化层14可将导电结构161与导电结构162电隔离。 钝化层14可将导电结 构161与导电结构。

29、15电隔离。 钝化层14可将导电结构162与导电结构15电隔离。 0041 还参考图1A， 组件2a可包含衬底10、 半导体结构21、 半导体结构22、 导电结构181b， 及导电结构182b。 在一些实施例中， 组件2a可进一步包含电容器、 电阻器及/或电感器。 0042 衬底10可包含例如但不限于， 硅(Si)、 掺杂硅(掺杂Si)或另一半导体材料。 在一些 实施例中， 衬底10可包含本征半导体材料。 在一些实施例中， 衬底10可包含本征硅。 在一些 实施例中， 衬底10可包含p型半导体材料。 衬底10可包含具有约1017cm-3至约1021cm-3的掺杂 浓度的p型半导体材料。 衬底10。

30、可包含具有约1019cm-3至约1021cm-3的掺杂浓度的p型半导体 材料。 衬底10可包含具有约1020cm-3至约1021cm-3的掺杂浓度的p型半导体材料。 在一些实施 例中， 衬底10可包含p型掺杂硅层。 在一些实施例中， 衬底10可包含掺杂有硼(B)的硅层。 在 一些实施例中， 衬底10可包含掺杂有镓(Ga)的硅层。 在一些实施例中， 衬底10可包含n型半 导体材料。 衬底10可包含具有约1017cm-3至约1021cm-3的掺杂浓度的n型半导体材料。 衬底10 可包含具有约1019cm-3至约1021cm-3的掺杂浓度的n型半导体材料。 衬底10可包含具有约 1020cm-3至约。

31、1021cm-3的掺杂浓度的n型半导体材料。 在一些实施例中， 衬底10可包含n型掺杂 硅层。 在一些实施例中， 衬底10可包含掺杂有砷(As)的硅层。 在一些实施例中， 衬底10可包 含掺杂有磷(P)的硅层。 0043 衬底10可由组件1a及组件2a共享。 组件1a及组件2a可安置于衬底10上。 组件1a及 组件2a可安置于单个衬底10上。 组件1a及组件2a可安置于衬底10的相对侧上。 举例来说， 组 件1a可形成于衬底10的侧面10a上， 并且组件2a可形成于衬底10的侧面10b上， 其中侧面10b 与侧面10a相对。 0044 半导体结构21可安置于衬底10中。 半导体结构21可内置于。

32、衬底10中。 半导体结构 21可嵌入衬底10中。 半导体结构21可安置于衬底10中并且形成于衬底10的第二侧10b处， 所 述第二侧与第一侧10a相对。 0045 半导体结构21可通过掺杂p型半导体材料而形成于衬底10中。 半导体结构21可包 含硼(B)及镓(Ga)中的至少一个。 半导体结构21可包含p型材料及半导体结构22可为未掺杂 的。 半导体结构21可掺杂有导电类型材料及半导体结构22可掺杂有另一导电类型材料。 0046 在一些实施例中， 半导体结构21可具有掺杂浓度为约1012cm-3至约1019cm-3的p型半 导体材料。 在一些实施例中， 半导体结构21可具有掺杂浓度为约1013c。

33、m-3至约1018cm-3的p型 半导体材料。 在一些实施例中， 半导体结构21可具有掺杂浓度为约1016cm-3的p型半导体材 料。 0047 半导体结构21可通过掺杂n型半导体材料而形成于衬底10中。 半导体结构21可包 含磷(P)及砷(As)中的至少一个。 半导体结构21可包含n型材料及半导体结构22可为未掺杂 的。 0048 在一些实施例中， 半导体结构21可具有掺杂浓度为约1012cm-3至约1019cm-3的n型半 导体材料。 在一些实施例中， 半导体结构21可具有掺杂浓度为约1013cm-3至约1018cm-3的n型 半导体材料。 在一些实施例中， 半导体结构21可具有掺杂浓度为。

34、约1016cm-3的n型半导体材 说明书 5/13 页 8 CN 111902937 A 8 料。 0049 半导体结构21及衬底10可具有不同极性。 应注意， 如果衬底10是n型半导体及半导 体结构21是p型半导体， 则半导体结构21及衬底10可视为具有不同极性。 应注意， 如果衬底 10是p型半导体及半导体结构21是n型半导体， 则半导体结构21及衬底10可视为具有不同极 性。 应注意， 如果衬底10是未掺杂半导体(例如， 本征硅)及半导体结构21是n型半导体， 则半 导体结构21及衬底10可视为具有不同极性。 应注意， 如果衬底10是未掺杂半导体(例如， 本 征硅)及半导体结构21是p型。

35、半导体， 则半导体结构21及衬底10可视为具有不同极性。 应注 意， 如果在衬底10中n型掺杂剂的浓度大于p型掺杂剂的浓度， 及在半导体结构21中p型掺杂 剂的浓度大于n型掺杂剂的浓度， 则半导体结构21及衬底10可视为具有不同极性。 应注意， 如果在衬底10中p型掺杂剂的浓度大于n型掺杂剂的浓度， 及在半导体结构21中n型掺杂剂 的浓度大于p型掺杂剂的浓度， 则半导体结构21及衬底10可视为具有不同极性。 0050 半导体结构21可在D1方向上具有大致在1000nm至10000nm之间的深度。 半导体结 构21可在D1方向上具有大致在3000nm至8000nm之间的深度。 半导体结构21可在。

36、D1方向上具 有大致在5000nm至7000nm之间的深度。 半导体结构21可在D1方向上具有大致在1000nm至 10000nm之间的厚度。 半导体结构21可在D1方向上具有大致在3000nm至8000nm之间的厚度。 半导体结构21可在D1方向上具有大致在5000nm至7000nm之间的厚度。 0051 半导体结构22可安置于衬底10中。 半导体结构22可内置于衬底10中。 半导体结构 22可嵌入衬底10中。 半导体结构22可安置于衬底10中并且形成于衬底10的第二侧10b处， 所 述第二侧与第一侧10a相对。 0052 半导体结构22可通过掺杂n型半导体材料而形成于衬底10中。 半导体结。

37、构22可包 含磷(P)及砷(As)中的至少一个。 半导体结构22可包含n型材料及半导体结构21可为未掺杂 的。 半导体结构22可掺杂有导电类型材料及半导体结构21可掺杂有另一导电类型材料。 0053 在一些实施例中， 半导体结构22可具有掺杂浓度为约1012cm-3至约1019cm-3的n型半 导体材料。 在一些实施例中， 半导体结构22可具有掺杂浓度为约1013cm-3至约1018cm-3的n型 半导体材料。 在一些实施例中， 半导体结构22可具有掺杂浓度为约1016cm-3的n型半导体材 料。 0054 半导体结构22可通过掺杂p型半导体材料而形成于衬底10中。 半导体结构22可包 含硼(。

38、B)及镓(Ga)中的至少一个。 半导体结构22可包含p型材料及半导体结构21可为未掺杂 的。 0055 在一些实施例中， 半导体结构22可具有掺杂浓度为约1012cm-3至约1019cm-3的p型半 导体材料。 在一些实施例中， 半导体结构22可具有掺杂浓度为约1013cm-3至约1018cm-3的p型 半导体材料。 在一些实施例中， 半导体结构22可具有掺杂浓度为约1016cm-3的p型半导体材 料。 0056 半导体结构22及衬底10可具有不同极性。 应注意， 如果衬底10是p型半导体及半导 体结构22是n型半导体， 则半导体结构22及衬底10可视为具有不同极性。 应注意， 如果衬底 10。

39、是n型半导体及半导体结构22是p型半导体， 则半导体结构22及衬底10可视为具有不同极 性。 应注意， 如果衬底10是未掺杂半导体(例如， 本征硅)及半导体结构22是n型半导体， 则半 导体结构22及衬底10可视为具有不同极性。 应注意， 如果衬底10是未掺杂半导体(例如， 本 征硅)及半导体结构22是p型半导体， 则半导体结构22及衬底10可视为具有不同极性。 应注 说明书 6/13 页 9 CN 111902937 A 9 意， 如果在衬底10中p型掺杂剂的浓度大于n型掺杂剂的浓度， 及在半导体结构22中n型掺杂 剂的浓度大于p型掺杂剂的浓度， 则半导体结构22及衬底10可视为具有不同极性。

40、。 应注意， 如果在衬底10中n型掺杂剂的浓度大于p型掺杂剂的浓度， 及在半导体结构22中p型掺杂剂 的浓度大于n型掺杂剂的浓度， 则半导体结构22及衬底10可视为具有不同极性。 0057 半导体结构22可在D1方向上具有大致在1000nm至10000nm之间的深度。 半导体结 构22可在D1方向上具有大致在3000nm至8000nm之间的深度。 半导体结构22可在D1方向上具 有大致在5000nm至7000nm之间的深度。 半导体结构22可在D1方向上具有大致在1000nm至 10000nm之间的厚度。 半导体结构22可在D1方向上具有大致在3000nm至8000nm之间的厚度。 半导体结构。

41、22可在D1方向上具有大致在5000nm至7000nm之间的厚度。 0058 半导体结构21可邻近于半导体结构22。 半导体结构21可侧向地邻近于半导体结构 22。 半导体结构21可水平地邻近于半导体结构22。 半导体结构21可横向地邻近于半导体结 构22。 半导体结构21可具有与半导体结构22基本上相同的高度。 半导体结构21可与半导体 结构22直接接触。 0059 在一些实施例中， 半导体结构21及22可在D2方向上具有相同长度。 在一些实施例 中， 半导体结构21及22可在D2方向上具有不同长度。 0060 在一些实施例中， 半导体结构21及半导体结构22可形成二极管。 举例来说， 半导。

42、体 结构21可包含p型半导体材料及半导体结构22可包含n型半导体材料， 因此形成p-n结二极 管。 举例来说， 半导体结构21可包含n型半导体材料及半导体结构22可包含p型半导体材料， 因此形成p-n结。 0061 导电结构181b可安置于半导体结构21上。 导电结构181b可用作电连接到半导体结 构21的欧姆触点。 导电结构181b可包含金属。 导电结构181b可包含例如但不限于钛(Ti)。 导 电结构181b可包含金属化合物。 导电结构181b可包含例如但不限于， 铜(Cu)、 碳化钨(WC)、 钛(Ti)、 氮化钛(TiN)或铝铜(Al-Cu)。 导电结构181b可例如但不限于通过电镀形。

43、成。 0062 导电结构182b可安置于半导体结构22上。 导电结构182b可用作电连接到半导体结 构22的欧姆触点。 导电结构182b可包含金属。 导电结构182b可包含例如但不限于钛(Ti)。 导 电结构182b可包含金属化合物。 导电结构182b可包含例如但不限于， 铜(Cu)、 碳化钨(WC)、 钛(Ti)、 氮化钛(TiN)或铝铜(Al-Cu)。 导电结构182b可例如但不限于通过电镀形成。 0063 导电结构181a及导电结构181b可通过细长部分1811彼此连接。 细长部分1811可包 含穿衬底通孔(TSV)。 导电结构181a及181b及细长部分1811统称为互连结构181。 。

44、也就是说， 互连结构181包含连接导电结构181a及181b的细长部分1811。 互连结构181可穿过衬底10、 缓冲层11、 半导体层12、 半导体层13及钝化层14。 互连结构181可包含连接到导电结构161的 导电结构181a及连接到半导体结构21的导电结构181b。 0064 导电结构182a及导电结构182b可通过细长部分1821彼此连接。 细长部分1821可包 含穿衬底通孔(TSV)。 导电结构182a及182b及细长部分1821统称为互连结构182。 也就是说， 互连结构182包含连接导电结构182a及182b的细长部分1821。 互连结构182可穿过衬底10、 缓冲层11、 半。

45、导体层12、 半导体层13及钝化层14。 互连结构182可包含连接到导电结构162的 导电结构182a及连接到半导体结构22的导电结构182b。 0065 在一些实施例中， 半导体结构21可电连接到导电结构161， 及半导体结构22可电连 接到导电结构162。 在一些实施例中， 半导体结构21可通过互连结构181电连接到导电结构 说明书 7/13 页 10 CN 111902937 A 10 161， 及半导体结构22可通过互连结构182电连接到导电结构162。 0066 在一些实施例中， 焊接材料152可形成于导电结构151上。 在一些实施例中， 焊接材 料152可包含金属。 在一些实施例中。

46、， 焊接材料152的元素可选自包括以下项的群组： 锡 (Sn)、 银(Ag)、 铜(Cu)、 锌(Zn)及铟(In)， 或其化合物。 0067 在一些实施例中， 焊接材料191可形成于导电结构181a上。 在一些实施例中， 焊接 材料191可包含金属。 在一些实施例中， 焊接材料191的元素可选自包括以下项的群组： 锡 (Sn)、 银(Ag)、 铜(Cu)、 锌(Zn)及铟(In)， 或其化合物。 0068 在一些实施例中， 焊接材料192可形成于导电结构182a上。 在一些实施例中， 焊接 材料192可包含金属。 在一些实施例中， 焊接材料192的元素可选自包括以下项的群组： 锡 (Sn)、。

47、 银(Ag)、 铜(Cu)、 锌(Zn)及铟(In)， 或其化合物。 0069 在一些实施例中， 组件1a及组件2a可内置于相同衬底10中。 组件1a及组件2a可安 置于相同衬底10上。 组件1a及组件2a可共享相同衬底10。 组件1a及组件2a可安置于衬底10 的相对侧上。 组件1a及组件2a可共享互连结构181及182。 0070 图1B是根据本公开的一些实施例的半导体装置的侧视图。 0071 图1B中所示的半导体组件100类似于图1A中所示的半导体组件100， 并且差异在 于图1A中的半导体结构22由图1B中的半导体结构22及半导体结构22” 替代。 换句话说， 组 件2a可包含三个或多。

48、于三个半导体结构。 在图1B中， 组件2a可包含半导体结构21、 半导体结 构22及半导体结构22。 0072 如图1B中所示， 组件2a可包含衬底10、 半导体结构21、 半导体结构22、 半导体结构 22、 导电结构181b， 及导电结构182b。 0073 在一些实施例中， 半导体结构21可包含p型半导体材料， 半导体结构22可包含轻 掺杂n型半导体材料(即， n-半导体材料)， 及半导体结构22可包含重掺杂n型半导体材料 (即， n+半导体材料)。 在一些实施例中， 半导体结构21、 半导体结构22及半导体结构22” 可 形成二极管。 举例来说， 半导体结构21可包含p型半导体材料及半。

49、导体结构22及22” 可包含 n型半导体材料， 因此形成p-n结二极管。 0074 在一些实施例中， 半导体结构21可包含n型半导体材料， 半导体结构22可包含轻 掺杂p型半导体材料(即， p-半导体材料)， 及半导体结构22可包含重掺杂p型半导体材料 (即， p+半导体材料)。 在一些实施例中， 半导体结构21、 半导体结构22及半导体结构22” 可 形成二极管。 举例来说， 半导体结构21可包含n型半导体材料及半导体结构22及22” 可包含 p型半导体材料， 因此形成p-n结二极管。 0075 在一些实施例中， 导电结构181b可安置于半导体结构21上， 及导电结构182b可安 置于半导体。

50、结构22上。 0076 在一些实施例中， 半导体结构21、 22及22可在D2方向上具有相同长度。 在一些实 施例中， 半导体结构21、 22及22可在D2方向上具有不同长度。 0077 图2是根据本公开的一些实施例的图1A或图1B的半导体装置的等效电路的视图。 0078 组件1a可包含触点291、 触点292及触点293。 组件1a可包含半导体装置的触点291、 触点292及触点293。 组件1a可包含HEMT的触点291、 触点292及触点293。 在一些实施例中， 触 点291可用作HEMT的源极触点， 触点292可用作HEMT的漏极触点， 及触点293可用作HEMT的栅 极触点。 说明。