计算机系统的超高速缓冲 存贮器单次写入结构 本发明是关于计算机系统的超高速缓冲存贮器子系统。特定而言本发明是关于计算机系统的超高速缓冲存贮器子系统的单次写入入结构。
随着微处理器(microprocessor)技术的快速进步，以微处理器为基础的计算机系统，亦随之拥有同样快速进步的各式各样的应用功能。另一方面，微处理器的功能虽然快速地进步，其价格不但没有随着功能的进步而等比地升高，反而是显现了逐步减低的价格/功能比。典型的一个例子是由美国的苹果计算机公司(Apple Comp-uters，Inc)，万国商业机器公司(International Businese Mach-ines Corporation)与摩托罗拉半导体公司(Motorola Semicoduct-or)所共同推出的“威力计算机”微处理器(“PowerPC”processor)，在功能上与英代尔公司(Intel Corporation)的“奔腾”微处理器(“Pentium”processor)约属同一等级，但价格则便宜了约略一半。
作为多数计算机系统的中央处理单元(CPU，central process-ing unit)的微处理器，基于此种功能进步而价格下滑的趋势，已在计算机系统的设计与使用上带来一些显著而重要的改变。其中一种明显的趋势是，虽然微处理器的功能越来越强大，但对某些诸如工程计算等的用途而言，其计算的能力仍属不尽理想。不过，由于前述的价格便宜的因素，一种增加计算机系统的运算能力的办法即增加计算机系统中微处理器地数量，即所谓的多重处理器计算机系统(multiprocessor computer system)。
在另一方面，现今微处理器的技术，虽然在合理价格的范围之内的确是进步神速，计算机系统之中与微处理器具有同等重要性的另一种关键性元件，即半导体存贮体，其情况并非如此。目前在合理价格的范围内适用的半导体存贮体基本上有两种，即动态随机存取存贮体(DRAM，dynamic random access memory)与静态随机存取存贮体(SRAM，static random access memory)。DRAM具有相当大的单位存贮容量，但其存取速度，与现今的高性能微处理器比较起来，却显得令人无法忍受的慢。典型的高性能微处理器若要将DRAM作为作业用存贮体，便可能仅发挥不超过其功能的百分之二十，其余的时间皆须等待慢速的DRAM的响应。在另一方面，SRAM虽然具有较高的存取速度，但仍无法完全与现今最快速的微处理器相匹配，而且其单位存贮容量与DRAM比较起来还是小了很多。
由于前述存贮体技术现况的关系，现今的高性能微处理器皆采用了所谓超高速缓冲存贮器(cache memory)的设计结构，直接地将小量但速度快得足以与微处理器本身完全匹配的快取存贮器，称为主超高速缓冲存贮器(primary cache)，制作于微处理器内部。不但如此，良好的计算机系统设计也将超高速缓冲存贮器的结构设置于微处理器与计算机系统的较慢但便宜而大量的DRAM主存贮之间，称为次级超高速缓冲存贮器(secondary cache)，以便将计算机系统的整体存贮存取速度提高至最快可能的速度(约在主超高速缓冲存贮器速度的七至九成，视超高速缓冲存贮器的设计结构与容量而定)。
对于采用现代高性能微处理器作为CPU多重处理器计算机系统而言，其所应用的每一个微处理器本身即可以拥有其内部的主超高速缓冲存贮器，所以，为了节省成本，这个多重微处理器系统常只使用一组次级超高速缓冲存贮器子系统。
在应用了主、次两级超高速缓冲存贮器的计算机系统之中，其硬件结构设计上极为重要的一个要点，是必须能够维持由微处理器内部的高速存贮所构成的主超高速缓冲存贮器，由SRAM所构成的次级超高速缓冲存贮器，以及由DRAM所构成的系统主存贮器间的数据相容性，称为超高速缓冲存贮器一致性，或超高速缓冲存贮器相容性(cache coherency，或cache consistency)。为了要维持超高速缓冲存贮器的相容性，具有多重处理器的计算机系统中的每一个微处理器都需要能够在必要的时机进行一些较为繁复费时的超高速缓冲存贮器相容性检查的动作。
以采用了Intel Pentium微处理器为主处理器的多重处理器计算机系统为例，一旦总线上的主处理器(bus master)占用了系统的资源之后，便必须立即检查在该总线上的主处理器所存取的存贮位址是否也存在于系统的主Pentium处理器之中，若有的话，该数据的状态如何，在该总线主处理器使用过该存贮位址之后的该数据的状态又应如何，等等。此等计算机系统对其超高速缓冲存贮器相容性的处理可以依照所谓的MESI协定(MESI protocol，Modified/Exclusive/Shared/Invalid protocol)，利用进行微处理器的访问周期(inquire cycle，或snoop cycle)来处理。由于此种微处理器所进行的访问周期需花费相当多的CPU时间，并且会占用计算机系统中的总线时间，因此计算机系统如何设计，以便将进行此种询问动作的机会减至最低，已经成为设计高性能计算机系统的一个重要主题。
因此，本发明的目的是在于提供一种计算机系统的超高速缓冲存贮器单次写入结构与装置，可以在单纯的超高速缓冲存贮器回写或直写模式之外，提供一种单次写入的模式。
本发明的另一目的是在于提供一种计算机系统的超高速缓冲存贮器单次写入结构与装置，可以减少多重处理器存在时，计算机系统进行超高速缓冲存贮器访问周期的此数，以便增加系统的整体效率。
本发明超高速缓冲存贮器单次写入结构为：在一计算机系统内包括有具有内部超高速缓冲存贮器的一主处理器、系统主存贮器，以及一个设置于该主处理器与该系统主存贮器之间的次级超高速缓冲存贮器，该超高速缓冲存贮器单次写入装置包括有控制选择单元，可在该主处理器进行存贮读取的动作时控制主处理器存贮写入模式输入信号，而将当时数据所在数据一线的数据状态置于共用的状态，以便第一次写入命中的写入动作开始进行，并在超高速缓冲存贮器的相对变动位元上留下变动的状态记录，并在主处理器进行第一次存贮写出的动作时控制主处理器的存贮写入模式输入信号，将存贮写入的模式变换为回写的模式，使得后续的存贮写出动作皆可以被暂时保留起来，不立即写出去，以节省系统的时钟周期。
本发明的其它目的与特点将结合附图在后面予以详细说明。
附图简要说明：
图1为一示意图，显示采用两个层级超高速缓冲存贮器的计算机系统其运算存贮分布的情形；
图2为一逻辑线路方块图，显示本发明的计算机系统超高速缓冲存贮器单次写入装置的实施例。
较佳实施例的说明
参考图1，其中显示常用技术中所采用的两个层级的超高速缓冲存贮器时，各存贮体储存内容的分布与重叠的情形。如前所述，以高性能的微处理器为CPU的计算机系统一般都会具有两层级的超高速缓冲存贮器子系统，亦即，属于CPU内部的第一层级主超高速缓冲存贮器，以及属于计算机系统中各个总线主处理器所共用的第二层级的次级超高速缓冲存贮器。通常第一层级主超高速缓冲存贮器11的速度较快，但容量较小，而第二层级的次级超高速缓冲存贮器13则速度稍慢，但容量可以适当地加大。
在常用技术中，利用英代尔486微处理器为CPU的计算机系统为例，其8K字节的主超高速缓冲存贮器11所暂存的超高速缓冲存贮器内容可能会局部地与其容量为64K，128K或256K字节的次级超高速缓冲存贮器13所暂存的超高速缓冲存贮器内容互相重叠。以CPU的存贮读取动作为例，当CPU所须读取的数据存在于图1中以16所指示的主超高速缓冲存贮器范围之中时，系统即可以利用最快的速度取得数据。当CPU所须读取的数据存在于图1中以17所标示的，存在于次级超高速缓冲存贮器中，但在主超高速缓冲存贮器范围之外时，CPU仍可以利用次快的速度，由利用SRAM所组成的次级超高速缓冲存贮器中取得数据。当CPU所须读取的数据落在两个层级的超高速缓冲存贮器11与13之外，亦即以19所标示的范围之中，属于慢速的DRAM主存贮器时，CPU则须以最慢的速度来取得数据。
当CPU进行数据的存贮写入动作时，整个的情况与前述读取数据的情形类似，不过要增加考虑当数据所写入的位置在18区域之外时，系统所须进行的数据写回次级超高速缓冲存贮器与主存贮的动作。
当计算机系统的CPU在将运算所得的数据回写入系统的存贮位址中时，会牵涉到超高速缓冲存贮器子系统的数据回写模式问题。为了提高系统回写数据至存贮位址中的效率，相较于逻辑硬件结构与执行程序都较为简单的，称为存贮写入通过模式(write-throughscheme)，一种称为回写的存贮写入模式(write-back scheme)会比写入通过模式多需要一个变动位元(dirty bit或altered bit)，此变动位元，虽然稍微增加了系统中存贮量的需求，但由于可以减少CPU花费在慢速度的存贮写入的动作。故仍属于一种提高计算机系统整体效率的做法。
不过，此种以回写为唯一优点的做法，在当计算机系统中存在有多于一个以上的微处理器时，即会造成微处理器询问周期的增加。如前面已有说明的，由于询问周期相当地花费CPU的时钟周期，并且会占用系统总线的时间，故多重处理器计算机系统的设计原则即应思考避免发生太多的访问周期。
因此，本发明采用一种计算机系统超高速缓冲存贮器单次写入装置，如图2所显示的，可以在CPU执行存贮的读取或写入动作时，利用控制CPU的充填线状态控制输入而达到单次写入的目的。
参考图2所显示的本发明的计算机系统超高速缓冲存贮器单次写入装置实施例之一的逻辑线路方块图。当CPU40进行存贮读取的动作时，超高速缓冲存贮器单次写入装置30即会监测CPU40的充填线的状态(line fill status)，并利用控制CPU40的存贮写入模式输入信号(以intel的Pentium微处理器为例是为WB/WT#信号输入接脚)43调至写入通过的模式，而将当时数据所在的数据一线的数据状态置于共用的状态(shared status)，此时，属第一次写入命中(write hit)的写入动作即开始进行，并在超高速缓冲存贮器的相对变动位元上留下“已经变动”的状态记录。
另一方面，当CPU40进行第一次存贮写出的动作时，超高速缓冲存贮器单次写入装置30即会控制CPU40的存贮写入模式输入信号(WB/WT#信号输入接脚)43，将存贮写入的模式变换回写的模式，使得后续的存贮写出动作皆可以被暂时保留起来，不立即地写出去，以节省系统的时钟周期。
未被上述此种超高速缓冲存贮器单次写入的数据线(data line)，由于快取变动位元(drity bit)仍维持为“0”，故表示该数据线尚未被修改(modifoed)，故不须进行询问周期，因而可以增加计算机系统的超高速缓冲存贮器的整体效能。