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1、10申请公布号CN102338957A43申请公布日20120201CN102338957ACN102338957A21申请号201110270779522申请日20110914G02F1/1362200601G02F1/1368200601H01L27/0220060171申请人中国科学院微电子研究所地址100029北京市朝阳区北土城西路3号72发明人赵博华黄苒杜寰罗家俊林斌74专利代理机构北京市德权律师事务所11302代理人刘丽君54发明名称优化硅基液晶微显示像素单元面积的版图结构57摘要本发明公开了优化硅基液晶微显示像素单元面积的版图结构，像素单元包括第一晶体管、第二晶体管、第三晶体管、。
2、存储电容和像素电容；第一晶体管、第二晶体管和第三晶体管位于像素单元的上部，存储电容和像素电容位于像素单元的下部。本发明提供的硅基液晶（LCOS）微显示优化像素单元面积的版图布局，合理的布置像素单元内部电路各个晶体管的位置，并利用电容的连接关系，重复利用部分版图，从而减小了版图面积，实现了像素电路面积和信号线布线的优化。51INTCL19中华人民共和国国家知识产权局12发明专利申请权利要求书1页说明书5页附图3页CN102338970A1/1页21优化硅基液晶微显示像素单元面积的版图结构，其特征在于，像素单元包括第一晶体管、第二晶体管、第三晶体管、存储电容和像素电容；所述第一晶体管、所述第二晶体。
3、管和所述第三晶体管位于像素单元的上部，存储电容和像素电容位于像素单元的下部。2如权利要求1所述的版图结构，其特征在于，像素单元具有写控制信号布线、上拉控制信号布线、读控制信号布线、数据输入信号布线、地信号布线、第一层金属线、第二层金属线和第三层金属线；上拉控制信号布线、写控制信号布线、读控制信号布线以及地信号布线由上至下依次横向布置，写控制信号布线、上拉控制信号布线、读控制信号布线以及地信号布线由第二层金属线形成；数据输入信号布线纵向布置，数据输入信号布线由第三层金属线形成。3如权利要求2所述的版图结构，其特征在于，像素电容和存储电容横向布置，像素电容和存储电容具有公用端。4如权利要求3所述的。
4、版图结构，其特征在于，所述第一晶体管竖向布置，所述第一晶体管位于像素单元的右方且处于存储电容的上方；所述第二晶体管竖向布置，所述第二晶体管位于所述第一晶体管的右方且处于存储电容的上方；所述第三晶体管横向布置所述第二晶体管的右方且处于像素电容的上方。5如权利要求4所述的版图结构，其特征在于，像素单元具有液晶电极信号布线；液晶电极信号布线位于像素电容两端之间，并且通过第三层金属连接到液晶电极。6如权利要求5所述的版图结构，其特征在于，上拉控制信号布线通过第一通孔与所述第二晶体管的漏极相连接；写控制信号布线通过第一通孔、第一层金属和接触孔与所述第一晶体管的栅极相连接；读控制信号布线通过第一通孔连接到。
5、第一层金属，并通过接触孔与所述第三晶体管的栅极相连接；地信号布线位于液晶电极信号布线的下方，地信号布线通过第一通孔与存储电容和像素电容的公共端相连接。7如权利要求6所述的版图结构，其特征在于，数据输入信号布线布置在像素单元的最左方，数据输入信号布线通过第二通孔、第二层金属线和第一通孔与所述第一晶体管的源极相连接。8如权利要求17任意一项所述的版图结构，其特征在于，所述第一晶体管为PMOS晶体管，所述第二晶体管和所述第三晶体管均为NMOS晶体管。9如权利要求17任意一项所述的版图结构，其特征在于，若干像素单元组成像素单元阵列；所述像素单元阵列右侧布置有像素单元充放电信号的反相器链，所述像素单元阵。
6、列与像素单元充放电信号的反相器链通过充放电路径连接；像素单元充放电信号的反相器链右侧布置有电源信号布线，像素单元充放电信号的反相器链左侧布置有地信号布线。权利要求书CN102338957ACN102338970A1/5页3优化硅基液晶微显示像素单元面积的版图结构技术领域0001本发明涉及硅基液晶（LCOS），尤其涉及优化硅基液晶微显示像素单元面积的版图结构。背景技术0002LCOS是一种将CMOS集成电路技术和液晶显示技术相结合的新型显示技术。与穿透式液晶显示（LCD）和数字光处理（DLP）相比，LCOS具有光利用效率高、体积小、开口率高、制造成本低等特点。LCOS的解析度可以做得很高，能够方。
7、便地应用在便携型投影设备上。0003目前硅基液晶微显示实现彩色显示的主流方法是时序彩色法，主要是将一帧图像分成红、绿、蓝三子帧，这会造成光源照明时间的减少，而场缓存像素电路能延长时序彩色法的光源照明时间。但由于场缓存像素电路需要增加对像素电容的放电路径和充电路径，因而会增加像素单元的面积和布线的复杂度，并且显示分辨率越高对像素单元面积的要求越高，因此需要合理布局LCOS像素单元电路版图。发明内容0004针对现有技术中存在的上述问题，本发明提供了优化硅基液晶微显示像素单元面积的版图结构。0005本发明提供了优化硅基液晶微显示像素单元面积的版图结构，像素单元包括第一晶体管、第二晶体管、第三晶体管、。
8、存储电容和像素电容；所述第一晶体管、所述第二晶体管和所述第三晶体管位于像素单元的上部，存储电容和像素电容位于像素单元的下部。0006在一个示例中，像素单元具有写控制信号布线、上拉控制信号布线、读控制信号布线、数据输入信号布线、地信号布线、第一层金属线、第二层金属线和第三层金属线；上拉控制信号布线、写控制信号布线、读控制信号布线以及地信号布线由上至下依次横向布置，写控制信号布线、上拉控制信号布线、读控制信号布线以及地信号布线由第二层金属线形成；数据输入信号布线纵向布置，数据输入信号布线由第三层金属线形成。0007在一个示例中，像素电容和存储电容横向布置，像素电容和存储电容具有公用端。0008在一。
9、个示例中，所述第一晶体管竖向布置，所述第一晶体管位于像素单元的右方且处于存储电容的上方；所述第二晶体管竖向布置，所述第二晶体管位于所述第一晶体管的右方且处于存储电容的上方；所述第三晶体管横向布置所述第二晶体管的右方且处于像素电容的上方。0009在一个示例中，像素单元具有液晶电极信号布线；液晶电极信号布线位于像素电容两端之间，并且通过第三层金属连接到液晶电极。0010在一个示例中，上拉控制信号布线通过第一通孔与所述第二晶体管的漏极相连接；写控制信号布线通过第一通孔、第一层金属和接触孔与所述第一晶体管的栅极相连接；读控制信号布线通过第一通孔连接到第一层金属，并通过接触孔与所述第三晶体管的栅极说明书。
10、CN102338957ACN102338970A2/5页4相连接；地信号布线位于液晶电极信号布线的下方，地信号布线通过第一通孔与存储电容和像素电容的公共端相连接。0011在一个示例中，数据输入信号布线布置在像素单元的最左方，数据输入信号布线通过第二通孔、第二层金属线和第一通孔与所述第一晶体管的源极相连接。0012在一个示例中，所述第一晶体管为PMOS晶体管，所述第二晶体管和所述第三晶体管均为NMOS晶体管。0013在一个示例中，若干像素单元组成像素单元阵列；所述像素单元阵列右侧布置有像素单元充放电信号的反相器链，所述像素单元阵列与像素单元充放电信号的反相器链通过充放电路径连接；像素单元充放电信。
11、号的反相器链右侧布置有电源信号布线，像素单元充放电信号的反相器链左侧布置有地信号布线。0014本发明提供的硅基液晶（LCOS）微显示优化像素单元面积的版图布局，合理的布置像素单元内部电路各个晶体管的位置，并利用电容的连接关系，重复利用部分版图，从而减小了版图面积，实现了像素电路面积和信号线布线的优化。附图说明0015下面结合附图来对本发明作进一步详细说明，其中图1是硅基液晶（LCOS）微显示优化像素单元面积的版图结构图之一。0016图2是硅基液晶（LCOS）微显示优化像素单元面积的版图结构图之二。0017图3是44像素阵列与外围充放电电路连接版图结构图。具体实施方式0018本发明提供了优化硅基。
12、液晶（LCOS）微显示像素单元面积的版图结构，该版图主要包括第一层金属线MET1、第二层金属线MET2、第三层金属线MET3、多晶硅POLY1、接触孔CT、第一通孔V1、第二通孔V2；所述的像素单元电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、存储电容C1和像素电容C2。0019第一晶体管M1的源极M1_S通过第一层金属线MET1和第一通孔V1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3为数据输入信号布线VDATA_MET3；第一晶体管M1的栅极M1_G通过接触孔CT将第一层多晶硅POLY1连接到第一层金属线M。
13、ET1，再通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二层金属线MET2为写控制信号布线WRITE_MET2；第一晶体管M1的漏极M1_D通过第一层金属线MET1连接到存储电容C1的A端C1_A和通过接触孔CT将第一层金属线MET1连接到第二晶体管M2的栅极M2_G；存储电容C1的B端C1_B通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二层金属线MET2为地信号布线GND_MET2。0020第二晶体管M2的漏极M2_D通过第一层金属线MET1和第一通孔V1连接到第二层金属线MET2，此第二层金属线MET2为上拉控制信号布线PULL_MET2；。
14、第二晶体管M2的源极M2_S通过第一层金属线MET1连接到第三晶体管M3的漏极M3_D。0021第三晶体管M3的栅极M3_G通过接触孔CT将第一层多晶硅POLY1连接到第一层金属线MET1，再通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二说明书CN102338957ACN102338970A3/5页5层金属线MET2为读控制信号布线READ_MET2；第三晶体管M3的源极M3_S通过第一层金属线MET1连接到像素电容C2的A端C2_A；像素电容C2的B端C2_B通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，此第二层金属线MET2为地信号布线_GND。
15、_MET2。0022液晶材料的一个电极信号线VLC通过第一层金属线MET1连接到第三晶体管M3的源极M3_S，并且电极VLC通过第一通孔V1将第一层金属线MET1连接到第二层金属线MET2，再通过第二通孔V2将第二层金属线MET2连接到第三层金属线MET3，此第三层金属线MET3最终引出作为LC液晶材料的阳极。0023第一晶体管M1采用PMOS晶体管；第二晶体管M2、第三晶体管M3均采用NMOS晶体管。像素单元的面积大小为15微米15微米。0024为了配合行扫描电路，像素单元中的写控制信号布线WRITE_MET2、上拉控制信号布线PULL_MET2以及读控制信号布线READ_MET2采用第二层。
16、金属线MET2横向布线；为了配合列扫描电路，像素单元的数据输入信号线VDATA_MET3采用第三层金属线MET3纵向布线；地信号布线GND_MET2采用第二层金属线MET2横向布线。0025存储电容C1位于像素单元的左下方，横向放置，其中存储电容C1的A端C1_A朝左放置，存储电容C1的B端C1_B朝右放置；像素电容C2位于像素单元的右下方，横向放置，其中像素电容C2的A端C2_A朝右放置，像素电容C2的B端C2_B朝左放置；存储电容C1的B端C1_B和像素电容C2的B端C2_B在版图上为共用的关系，即存储电容C1的B端C1_B和像素电容C2的B端C2_B连接在一起，形成为存储电容C1和像素电。
17、容C2的公用端。0026第一晶体管M1竖向布置（竖向布置即为晶体管的源极和漏极为竖向摆放），其位于像素单元版图的右方，并且位于存储电容C1的上方。0027第二晶体管M2竖向布置，其位于第一晶体管M1的右方，并且位于存储电容C1的上方。0028第三晶体管M3横向布置（横向布置即为晶体管的源极和漏极为横向摆放），其位于第二晶体管M2的右方，并且位于像素电容C2的上方。0029连接液晶材料一极的电极信号线VLC，其位于像素电容C2的A端C2_A和像素电容C2的B端C2_B之间，并且通过第三层金属线MET3连接到液晶的一极。0030上拉控制信号布线PULL_MET2、写控制信号布线WRITE_MET2。
18、、读控制信号布线READ_MET2、地信号布线GND_MET2从像素电路版图上方开始在满足设计规则的情况下依次布置，并且其都为横向走线。上拉控制信号布线PULL_MET2位于像素电路版图最上方，在横向走线的同时通过通孔V1与第二晶体管M2的漏极相连接；写控制信号布线WRITE_MET2位于上拉控制信号布线PULL_MET2下方，在横向走线的同时通过第一通孔V1、第一层金属线MET1和接触孔CT与其上方的第一晶体管M1的栅极相连接；读控制信号布线READ_MET2位于写控制信号布线WRITE_MET2下方，在横向走线的同时通过第一通孔V1连接到第一层金属线MET1，此第一层金属线MET1跨过上方。
19、的写控制信号布线WRITE_MET2，并通过接触孔CT与位于写控制信号布线WRITE_MET2上方的第三晶体管M3的栅极相连接；地信号布线GND_MET2位于读控制信号布线READ_MET2下方，并且位于VLC信号线的下方，在横向走线的同时通过第一通孔V1与存储电容C1的B端C1_B和像素电容C2的B端C2_B相连接。0031数据输入信号布线VDATA_MET3布置在像素电路版图的最左方，为竖向走线，并且在竖向走线的同时通过第二通孔V2、第二层金属线MET2和第一通孔V1与位于像素电路版说明书CN102338957ACN102338970A4/5页6图左方的第一晶体管M1的源极相连接。0032。
20、参阅图2，椭圆圈内的版图部分21是在形成像素阵列时可以与横向相邻像素单位重叠的部分，对于一般SVGA（800600）分辨率的微显示芯片，显示像素单元就有将近50万个，因此能减少不少版图面积。组成阵列时，一个像素单元的实际占用的面积20为整个像素单元面积10与相邻像素单位重叠的部分21的差值。0033参阅图3，这是用图1所示的像素单元组成的一个44像素阵列版图结构图，并且与外围充放电电路版图连接，在此44像素阵列中，写控制信号布线WRITE1、上拉制信号布线PULL1、读控制信号布线READ1构成第一行像素单元信号控制线，写控制信号布线WRITE2、上拉制信号布线PULL2、读控制信号布线REA。
21、D2构成第二行像素单元信号控制线，写控制信号布线WRITE3、上拉制信号布线PULL3、读控制信号布线READ3构成第三行像素单元信号控制线，写控制信号布线WRITE4、上拉制信号布线PULL4、读控制信号布线READ4构成第四行像素单元信号控制线，它们通过外围行扫描链的扫描信号控制；上下相邻的像素单元的数据输入信号布线连接在一起；数据输入信号布线VDATA1为第一列像素输入信号，数据输入信号布线VDATA2为第二列像素输入信号，数据输入信号布线VDATA3为第三列像素输入信号，数据输入信号布线VDATA4为第四列像素输入信号，它们分别为每一列提供相应的输入电压；地信号布线GND通过整个电路周。
22、围的地布线最终连接到地上。每一行的上拉控制信号布线PULL通过第二层金属连接到像素阵列版图右边的提供给此行上，像素单元阵列与像素单元充放电信号的反相器链35通过充放电路径3134连接，因此只需通过控制反相器输入端的电平就能实现给像素单元提供充电信号和放电信号36，这样就实现将场缓存像素电路的充放电电路从像素单元释放出来，从而减小像素单元的面积和优化像素阵列布局布线；像素单元充放电信号的反相器链35左侧布置有地信号布线GND，右侧布置有电源信号布线VDD；此44像素阵列与外围充放电电路连接版图可以扩展成320240像素阵列（甚至更高的分辨率）与外围充放电电路连接版图，此时只需加大右边反相器的驱动。
23、能力；另外，像素与像素之间重叠的部分，能有效利用像素之间的空隙，使整个像素阵列结构更紧凑，面积更优化。0034实际电路工作时，每一行的写控制信号作为该行像素单元电压写入到电容C1的开关控制信号，每一行的上拉控制信号作为该行像素单元电容C2的放电和充电信号，每一行的读控制信号作为该行像素单元电压读入到C2的开关控制信号，每一列的数据输入信号作为此列像素单元的输入电压，通过这些信号相应的时序配合，从而将每一帧数据写入到整个像素阵列中。0035本发明通过利用两层金属线分别布置每个像素单元所需的五根信号线，其中写控制信号布线、读控制信号布线、上拉控制信号布线为行扫描信号，地信号布线GND为地线，纵向为。
24、列扫描的输出电压信号，从而使整个像素阵列能很好的配合行列扫描电路以及满足数据信号电压的输入，同时结构紧凑能满足微显示对像素单位大小的要求，并且易于像素阵列的形成；此外，此像素电路版图通过上拉控制信号布线实现将场缓存像素电路的充放电电路从像素单元释放出来，而布置在整个像素电路版图周围，从而实现了像素电路面积和信号线布线的优化。0036以上所述仅为本发明的优选实施方式，但本发明保护范围并不局限于此。任何本领域的技术人员在本发明公开的技术范围内，均可对其进行适当的改变或变化，而这种改说明书CN102338957ACN102338970A5/5页7变或变化都应涵盖在本发明的保护范围之内。说明书CN102338957ACN102338970A1/3页8图1说明书附图CN102338957ACN102338970A2/3页9图2说明书附图CN102338957ACN102338970A3/3页10图3说明书附图CN102338957A。