存储装置及其测试方法.pdf

本发明提供一种存储装置及其测试方法，可以检测两个存储器阵列间的耦合错误。该存储装置包含存储器阵列单元及测试模块。该存储器阵列单元包括值存储器阵列及屏蔽存储器阵列。该测试模块耦接至该存储器阵列单元，用以根据测试规则来产生测试模式信号至该存储器阵列单元，以执行存储器测试。其中，该测试规则包括M个用于测试该值存储器阵列的第一测试片段，及N个用于测试该屏蔽存储器阵列的第二测试片段，该M个第一测试片段与该N个第二测试片段在该测试规则中交错排列，M与N为大于或等于2的整数。

1.  一种存储装置，包含：
存储器阵列单元，包含：
值存储器阵列，用于储存值比特；以及
屏蔽存储器阵列，耦接至该值存储器阵列，用于储存屏蔽比特以屏蔽该值存储器阵列；以及
测试模块，耦接至该存储器阵列单元，用以根据测试规则来产生测试模式信号至该存储器阵列单元，以执行存储器测试；
其中，该测试规则包括M个用于测试该值存储器阵列的第一测试片段，及N个用于测试该屏蔽存储器阵列的第二测试片段，该M个第一测试片段与该N个第二测试片段在该测试规则中交错排列，M与N为大于或等于2的整数。

2.  根据权利要求1所述的存储装置，其中，该测试模块包含：
比较器，用以比较预设值与输出值，以确定该存储器阵列是否有误；
其中，该输出值由该存储器阵列单元输出。

3.  根据权利要求1所述的存储装置，其中，该存储器阵列单元为一个三元内容可寻址存储器。

4.  根据权利要求1所述的存储装置，其中，这些第一测试片段与这些第二测试片段利用测试算法，且该测试算法为跨步测试算法。

5.  根据权利要求1所述的存储装置，其中，这些第一测试片段与这些第二测试片段利用测试算法，且该测试算法为跨步C+测试算法。

6.  根据权利要求1所述的存储装置，其中，这些第一测试片段与这些第二测试片段中的每一个包括地址方向、读取动作及写入动作中的至少一个。

7.  根据权利要求1所述的存储装置，应用于网络交换器中。

8.  一种测试方法，适用于测试存储器阵列单元，该存储器阵列单元包括值存储器阵列及屏蔽存储器阵列，该测试方法包含以下步骤：
产生测试模式信号至该存储器阵列单元，以进行存储器测试，其中，该测试模式信号具有测试规则；以及
根据该存储器阵列单元的输出值以产生测试结果；
其中，该测试规则包括M个用于测试该值存储器阵列的第一测试片段，及N个用于测试该屏蔽存储器阵列的第二测试片段，该M个第一测试片段与该N个第二测试片段在该测试规则中交错排列，M与N为大于或等于2的整数。

9.  根据权利要求8所述的测试方法，其中，根据该存储器阵列单元的输出值以产生测试结果的步骤包含以下步骤：
将该输出值与预设值进行比较，以确定该存储器阵列单元是否发生错误。

10.  根据权利要求8所述的测试方法，其中，该存储器阵列单元为一个三元内容可寻址存储器。

11.  根据权利要求8所述的测试方法，其中，这些第一测试片段与这些第二测试片段利用测试算法，且该测试算法为跨步测试算法。

12.  根据权利要求8所述的测试方法，其中，这些第一测试片段与这些第二测试片段利用测试算法，且该测试算法系为跨步C+测试算法。

13.  根据权利要求8所述的测试方法，其中，这些第一测试片段与这些第二测试片段中的每一个包括地址方向、读取动作及写入动作中的至少一个。

14.  根据权利要求8所述的测试方法，应用于网络交换器中。

存储装置及其测试方法
技术领域
本发明是有关于一种存储装置及其测试方法，特别是指一种可以检测三元内容可寻址存储器中值存储器阵列与屏蔽存储器阵列间的耦合错误(coupling fault)的存储装置及其测试方法。
背景技术
一个三元内容可寻址存储器(ternary content addressable memory，TCAM)包括值存储器阵列(value memory array)及屏蔽存储器阵列(mask memoryarray)。值存储器阵列用以储存多个值比特，屏蔽存储器阵列用以储存多个屏蔽比特，以屏蔽值存储器阵列。其中，值比特与屏蔽比特相互配合以表示”0”、”1”及”不理会(don’t care)”这三种状态中的一个。
已知的测试三元内容可寻址存储器的方法是先对值存储器阵列进行测试，待值存储器阵列测试完成后，再对屏蔽存储器阵列进行测试，以确定三元内容可寻址存储器是否有缺陷。
由于已知的测试方法是分开测试值存储器阵列及屏蔽存储器阵列，当这二个存储器阵列会相互影响而产生耦合错误时，已知的测试方法无法检测到这种错误。
发明内容
因此，本发明目的在于提供一种存储装置，可以检测两个存储器阵列间的耦合错误。
于是，本发明存储装置包含存储器阵列单元及测试模块。该存储器阵列单元包括用于储存值比特的值存储器阵列，及耦接至该值存储器阵列且用于储存屏蔽比特以屏蔽该值存储器阵列的屏蔽存储器阵列。该测试模块耦接至该存储器阵列单元，用以根据测试规则来产生测试模式信号至该存储器阵列单元，以执行存储器测试。其中，该测试规则包括M个用于测试该值存储器阵列的第一测试片段，及N个用于测试该屏蔽存储器阵列的第二测试片段，该M个第一测试片段与该N个第二测试片段在该测试规则中交错排列，M与N为大于或等于2的整数。
而本发明的另一目的在于提供一种测试方法，可以检测两个存储器阵列间的耦合错误。
于是，本发明测试方法适用于测试存储器阵列单元，该存储器阵列单元包括值存储器阵列及屏蔽存储器阵列，该测试方法包含以下步骤：
产生测试模式信号至该存储器阵列单元，以进行存储器测试，其中，该测试模式信号具有测试规则；以及
根据该存储器阵列单元的输出值以产生测试结果；
其中，该测试规则包括M个用于测试该值存储器阵列的第一测试片段，及N个用于测试该屏蔽存储器阵列的第二测试片段，该M个第一测试片段与该N个第二测试片段在该测试规则中交错排列，M与N为大于或等于2的整数。
附图说明
图1是一方块图，说明本发明存储装置的实施例；及
图2是一示意图，说明该实施例所使用的测试规则。
主要元件符号说明
1测试模块        32屏蔽存储器阵列
11比较器         4测试规则
2多路复用器      41第一测试片段
3存储器阵列单元  42第二测试片段
31值存储器阵列
具体实施方式
有关本发明的前述及其他技术内容、特点与效果，在以下配合参考图式的一个实施例的详细说明中，将可清楚地呈现。
首先，请参阅图1，图1图示本发明存储装置的实施例，包含测试模块1、多路复用器2及存储器阵列单元3，而各个元件间的耦接关系如图所示。其中，存储器阵列单元3为一个三元内容可寻址存储器，包括值存储器阵列31以及屏蔽存储器阵列32。值存储器阵列31用于储存至少一个值比特，而屏蔽存储器阵列32用于储存至少一个屏蔽比特，用以屏蔽值存储器阵列31。
多路复用器2可根据选择控制信号SEL选择性地输出测试模式信号TEST PATTERN或数据信号DATA，换句话说，当存储装置操作于正常模式时，多路复用器2选择数据信号DATA作为输出信号，根据本发明的实施例，若存储装置应用于网络交换器中，则该数据信号DATA可为网络的数据信号，例如：网络交换器的IP地址(IP address)；当存储装置操作于测试模式时，多路复用器2选择测试模式信号TEST PATTERN作为输出信号，进行存储器测试，以检测存储器阵列单元3是否发生错误。要注意的是，测试模块1所输出的测试模式信号TEST PATTERN具有测试规则4，也就是说测试模块1根据测试规则4来产生测试模式信号TEST PATTERN。测试规则4可参考图2与下列的说明。
根据本发明的实施例，测试规则4包括M个用于测试值存储器阵列31的第一测试片段41(或称值存储器测试片段)与N个用于测试屏蔽存储器阵列32的第二测试片段42(或称屏蔽存储器测试片段)，其中，M与N为大于或等于2的整数。根据测试的需求，每个测试片段41、42可能包含地址方向、读取动作或写入动作。此外，可以注意到，测试规则4中的第一测试片段41与第二测试片段42为交错排列，即，在整个测试的过程中，测试模块1为交互的测试值存储器阵列31与屏蔽存储器阵列32。
在本实施例中，第一测试片段41与第二测试片段42利用测试算法，且测试算法是跨步(March)C+测试算法。该跨步C+测试算法包括六个测试元素，分别是：
测试元素(1)：(w0)；
测试元素(2)：(r0，w1，r1)；
测试元素(3)：(r1，w0，r0)；
测试元素(4)：(r0，w1，r1)；
测试元素(5)：(r1，w0，r0)；及
测试元素(6)：(r0)；
其中，表示地址方向由小到大，表示地址方向由大到小，w0表示写入动作及给定的比特值为0，w1表示写入动作及给定的比特值为1，r0表示读取动作及期望的比特值为0，而r1表示读取动作及期望的比特值为1。
因此，测试规则4包括交错排列的六个第一测试片段41及六个第二测试片段42，分别是：
第一测试片段41(1)：(wI0)；
第二测试片段42(1)：(wII0)；
第一测试片段41(2)：(rI0，wI1，rI1)；
第二测试片段42(2)：(rII0，wII1，rII1)；
第一测试片段41(3)：(rI1，wI0，rI0)；
第二测试片段42(3)：(rII1，wII0，rII0)；
第一测试片段41(4)：(rI0，wI1，rI1)；
第二测试片段42(4)：(rII0，wII1，rII1)；
第一测试片段41(5)：(rI1，wI0，rI0)；
第二测试片段42(5)：(rII1，wII0，rII0)；
第一测试片段41(6)：(rI0)；及
第二测试片段42(6)：(rII0)；
其中，I表示用于值存储器阵列31，而II表示用于屏蔽存储器阵列32。
由图2与上述说明可知，本实施例藉由将第一测试片段41与第二测试片段42在测试规则4中交错排列，除了保有测试算法原有的侦错能力外，更能检测到这二个存储器阵列31、32间的耦合错误，以解决先前技术中潜在的问题。
除此之外，存储装置更进一步地藉由检测存储器阵列单元3的输出值(例如：由匹配信号MATCHOUT或输出数据信号DOUT表示)来确定存储器阵列单元3是否发生错误。举例来说，测试模块1可送出读取动作的测试模式信号TEST PATTERN至存储器阵列3，将想要读出的输出值(例如：由输出数据信号DOUT表示)读出，并将此读出的输出值藉由比较器11(包含在测试模块1中)与预设值进行比较，以产生测试结果，若与预设值相同则表示存储器阵列单元3并无错误发生，若与预设值不同则表示存储器阵列单元3发生错误。在此实施例中，藉由利用输出值来辅助进行测试，更能有效的测试存储器阵列单元3是否有错误发生。
值得注意的是，在本发明中，测试算法可以是跨步C+测试算法以外的其它测试算法，且存储装置可以是三元内容可寻址存储器以外的其它存储器，本发明并不以此为限。
以上所述，仅为本发明的实施例而已，不能以此限定本发明实施的范围，即凡是根据本发明申请专利范围及发明说明内容所作的简单的等效变化与修饰，都仍属本发明专利涵盖的范围内。