本发明涉及集成电路和它们的制造方法。 VLSI永久性存储器和其它高压集成电路通常应用两层多晶硅，两层多晶硅之间有一种适当的绝缘层以满足在经受高电场时仅有很低漏电流的要求，通常，多晶硅层是大约在620℃温度下用LPCVD法沉积的，而绝缘层可以是在多晶硅1上的热生长的氧化物，或者它也可以是氧化物/氮化物/氧化物的复合薄膜层。
在许多种集成电路结构中，特别是象EPROM和EEPROM这种永久性存储器中，多晶硅-多晶硅电容器中多晶硅和绝缘层交界面的平滑度是非常关键的，这是因为通常当氧化物生长在多晶硅上时，多晶硅和绝缘层之间的界面是非常粗糙的，正如所熟知地那样，这些凹凸不平将导至电场强度增加，因此，为了防止击穿，绝缘层的厚度必须制造得远大于界面是完全平滑时所需的厚度，现有技术的研究曾试图介决这个问题，即提供一平滑的多晶硅一绝缘层界面，但尚未取得显著的成功。据申请人所知的现有技术中最重要的参考文献汇总如下以供参考：
1.L.Faraone，An Improved Fabrication Process for Multi-level Polysilion Strceture.RCA Laboratories（没有指出日期-显然这是在内部流通而未曾出版的）。
2.Harbek等人，LPCVD Polycrystalline Silceon：Growth and Physical Properties of In-Situ Phosphorus Doped and undoped Films，44RCA Review287（June 1983）。
3.Chias等人，Developments in Thin Polyoxides for Non Volatile Memories Semiconductor International.April 1985.P156-159。
4.Faraone等人，Characteriyation of Thermally Otidized n-Polycrystalline Sillcon.32 IEEE Transaction on Electron Devices-（March 1985）。
在IEEE会刊电子器件分册（IEEE Transactions On Electron Device）上刊载的Faraone的一篇论文似乎是现有技术中最有用的论述，这篇论文包含有改善界面平滑度的重要建议，即下部的多晶硅层应该是无定形层面不是多晶硅层，正如现有技术所熟知的那样，那就是把沉积的温度，（例如）从625℃降低到562℃，这样的沉积层就不再是多晶硅而事实上是无定形的，这种无定形层和多晶体层相比表面要平滑得多，这是因为在多晶硅层中，晶粒边界和晶粒定向差别倾向于产生某些表面的粗糙度。
但是，本发明的非常关键的论述是在无定形第一硅层被沉积以后，它不应该氧化，而是应该沉积一层绝缘层，而这一点是已发表的现有技术都没有包括的。这样做的理由是氧化过程使表面质量降低，其理由不仅仅在热的方面，氧化过程似乎包括氧沿着晶粒边界扩散的增加，而这晶粒边界扩散本身将产生粗糙度，因此，高质量绝缘层的化学蒸气沉积将在比低温氧化步骤温度稍低的温度下进行，但生成的界面平滑度得到极大的改善，因为氧沿着晶粒边界传送的效应基本上被避免了。因此，本发明与任何现有技术方法相比能提供一种非常平滑的界面。
并且，应该指出的是在现有技术平滑界面的讨论中没有象本发明那样提出完整的可制造的方法，现有技术工艺似乎需要非常精确的温度控制来控制低温氧化步骤中所用的温度，这样精确的控制降低了生产能力。因此，本发明的另一个优点的改善了生产能力。
并且，本发明还进一步提出硅层不应采用扩散掺杂（例如，应用POCl3），而应该采用注入掺杂，注入掺杂方法使沉积的硅层进一步无定形化，因此，在较高温度绝缘层沉积步骤以后，还能有助于使这一层保持较小的晶粒尺寸。
应该指出，无论应用现有技术的氧化工艺或者本发明的沉积绝缘层的方法，在高温阶段期间总会出现一些晶粒生长，本发明的令人惊奇的结果是沉积的绝缘层却保持一种非常平滑的界面，甚至当生长这种晶粒将这种无定形沉积层转换成多晶层时也是如此。
在本发明的一类实施例中，沉积绝缘层是由氧化物/氮化物组成，并进一步热氧化形成一种氧化物/氮化物/氧化物结构，这种绝缘层对在热循周期中保持多晶硅1的表面在适当的位置上是特别有用的。
也应指出，唯一已知对扩散掺杂和离子注入的相关性的讨论出现在Fanaone通信中，后者在Faraone文章中作为参考文献21被援引，申请人得到了副本，现作为附件供审查官参考。但应指出，这篇文章可能尚未发表，所以，至少在几个本专利申请希望取得专利权的国家中，按专利法不能作为恰当的参考范围。
因此，本发明在界面质量方面提供了一个超过现有技术方法和结构的戏剧性的改进结果，这导致一种电容器（其中下层极板是多晶体，主要是硅），该电容器在给定的绝缘层厚度下，击穿电压改善了，（采用大家所接受的质量因素来说），电容器单位面积的电荷存贮量显著增加了。
特别是本发明对EPROM元件有特殊的优点，在浮置门和控制门之间耦合总是希望尽可能紧密，但是两层多晶硅之间的绝缘层在所使用的电压下必须不被击穿，并且这绝缘层的漏电流必须极低以保持一个好的存贮寿命。由于本发明减低了多晶硅和绝缘层之间界面的粗糙度不仅有利地改善了击穿电压，而且也降低了在低于击穿电压时的漏电流。
因此，按本发明制成的EPROM或者EEPROM单元在控制门和浮置门的耦合和漏电流方面与现有技术任何产品相比具有突出的优点和实质性的改进。
因此，除了在本申请提到的其它几点以外，本发明至少提供了下列优点：
1.重复性更好的制造方法。
2.降低了通过层间电容器的漏电流。
3.提高了层间电容器的击穿电压。
4.在给定的击穿电压下，层间电容器可以具有较高的比电容。
5.可以制造一定密度的浮置门存储器晶体管从而使编程较快。
本发明提供了一种集成电路电容器，它包括含有大于50%硅原子的第一多晶体导电层、在该导电层上的复合绝缘层、在绝缘层上的第二导电层和将电压施加到所说的电容器上的方法，假如所说的绝缘层是一种具有所说绝缘层的厚度的理想绝缘层，该电压至少是击穿所说的绝缘层所需电压的四分之一。
本发明还提供了永久性存储器单元，它包括一晶体管通道区、一位于上面的浮置门，该浮置门容性耦合到所说的晶体管通道区、一容性耦合到所说浮置门的控制门，所说的控制门是通过绝缘层容性耦合到所说的浮置门，该绝缘层垂直于所说界面的最大局部偏差为80。
本发明还提供一种永久性存储器单元，它包括一晶体管通道区、一位于上面的浮置门，该浮置门容性耦合到所说的晶体管通道区、一容性耦合到所说浮置门的控制门、所说的控制门通过绝缘层容性耦合到所说的浮置门。该绝缘层垂直于界面的最大局部厚度偏差为10%。
本发明还提供了一种永久性存储器单元的制造方法，该方法的步骤包括：提供半导体主体、在永久性存贮器晶体管的预定位置的上面形成门绝缘体、沉积第一导电层，该导电层在永久性存储器晶体管预定区域的上面含有50%以上的处于无定形状态的硅原子（不是多晶体）、在第一层上沉积绝缘层、在绝缘层上沉积第二导电层和对所说的第一和第二导电层制作图形，以便在所说的永久性存储器晶体管预定区域中，所说的第一导电层形成浮置门，所说的第二导电层形成控制门。
本发明还提供一种在集成电路制造中两个导电层之间制造电容器的方法，该方法包括沉积含有大于50%无定形（不是多晶体）状态的硅原子的步骤、在所说的第一层上沉积绝缘层和在所说的绝缘层上沉积一种第二导电层。
下面将结合最佳实施例的附图对本发明作更详细的叙述：
图1～3是显微照片，图3是按本发明方法制造的样品结构的显微照片，图1和2是按其它工艺制造的样品结构显微照片。
图4A～4C是按本发明方法制作样品的连续剖面图。
下面将详细讨论制造和使用最佳实施例，应该予以理解的是，本发明提供了可以广泛应用的发明概念。这些概念可以用于许多场合。这里所述的最佳实施例仅仅是作为例子说明制造和使用本发明的方法，本发明的范围绝不受这些最佳实施例的限制。
图1是批量＃2600/＃3片的剖面明视场透射电子显微镜的显微照片。多晶硅1是在620℃温度下沉积，用POCl3掺杂（1000℃，8分钟）和用10%HF去除光滑层（Deglazed）30分钟，接着是层间绝缘层沉积：330氧化物（底部）+85氮化物（顶部），该氮化物在1000℃、蒸汽和60分钟条件下部份氧化，再沉积多晶硅2层。
图2是批量＃2600/＃7片的剖面明视场透射电子显微镜的显微照片。多晶硅1是在620℃温度下沉积和注入掺杂（P31，50Kev，1.0E16/CM2剂量），接着是沉积层间绝缘层：330氧化物（底部）+85氮化物（顶部），该氮化物在1000℃、蒸气和60分钟条件下部份氧化，然后沉积多晶硅2层。
图3是批量＃2600/＃19片的剖面明视场透射电子显微镜的显微照片。多晶硅1是在560℃温度下沉积和注入掺杂的（P31，50Kev，1.0E16/CM2剂量），接着是沉积层间绝缘层：330氧化物（底部）+85氮化物（顶部），该氮化物在1000℃、蒸汽和60分钟的条件下部份氧化，然后，沉积多晶硅2。
本发明叙述了一种可以得到非常平滑的多晶硅2/层间绝缘层/多晶硅1的界面，供需要非常薄的绝缘层的VLSI之用。多晶硅1层是在560℃下的无定形相的沉积，在50-Kev条件下下用P31按大约1.0E16CM-2的投配量注入掺杂，接着用LPCVD沉积（800℃条件下）层间绝缘层：330SiO2（底部）/85Si3N4（顶部），下一部是氧化过程（1000℃，蒸气，60分钟），将部份氮化物层转化成一种氧氮化合物以提供由三层组成的绝缘层，在这个氧化步骤中，打底的多晶硅1层被退火，以使沉积的无定形相重结晶，与此同时仍保持平滑的多晶硅1/沉积氧化物界面，部份氮化物层的热氧化也能采用较短的时间（大约30分钟），条件是蒸气中和1000℃，或者采用高压氧化（例如，850℃、10大气压的蒸气，大约27分钟），以减小掺杂剂物种在下层硅单晶中过度的横向移动（如来自掩藏扩散的砷）。
紧接在层间绝缘层制造之后的是在620℃下沉积第二多晶硅层，并在950℃下掺入POCl3-杂质约20分钟，用10%HF去除光滑层（30秒），然后，其余的器件制作过程按常规方法完成。
兹将用本发明作实施例样品的方法与RCA的Faraone等人的方法比较如下：
方法步骤 本发明（TI）方法 RCA方法
多晶硅1的沉积 560℃，3000560℃，7500
多晶硅2的掺杂 P31离子注入 P31离子注入
（50Kev， （120Kev，
1 E13CM） 1 E16CM-2）
热氧化 - 850℃，蒸气，750
LPCVD氧化物沉积 800℃，330（变化） -
LPCVD氮化物沉积 800℃，85（变化） -
退火 1000℃，蒸气 -
（30-60分钟）
（或者：高压蒸气氧
化，850℃10大气压）
多晶硅2沉积 620℃，4500560℃？
多晶硅2掺杂 POCl3，950℃20分钟 POCl3，950℃？
上面两种方法的一个关键性的差别是本发明采用LPCVD方法将层间绝缘层沉积到无定形的n-多晶硅1的顶部，和然后在1000℃温度下将它退火，以使它重结晶，而RCA是在无定形的n-多晶硅1上生长一种热氧化绝缘层。本发明的层间绝缘层的沉积提供了一种比Faraone文章提出的方法更易于制造和重复的方法，因为热氧化生长薄的氧化物很难控制。
本发明公开的方法不仅能用于EPROM和EEPROM，也能用于其它很多高压集成电路，包括控制器、模拟部份等。
按本发明方法生产的多晶硅2/层间绝缘层/多晶硅2界面能够在高分辨力横截面透射电子显微镜（TEM）中后到，结果见图3。作为比较，图1和图2示出了其它方法的结果，从这些图可以清楚地看出，按本发明提供的多晶硅2/层间绝缘层/多晶硅1界面是非常平滑，远比现有技术方法提供的平滑。如这些显微照片所示，Faraone的IEEE Electron Dev，文章的论述（图9、10）中似乎对620℃的多晶硅有300～500的界面粗糙度（在多晶硅1/绝缘层界面上），而应用560℃无定形硅的情况中，界面粗糙图为120-220，相比之下图3的显微照片表明，应用本发明的界面粗糙度是非常小的一偏差肯定小于55，更象是10。
图4A～4C示出了按本发明制造EPROM单元样品的步骤。基底10（最好是一种P在P上的外延结构）具n一常规（bitline）扩散12，后者被自对准的厚的氧化物（SATO）区14所复盖，一薄的氧化物16在常规（bitline）氧化物14之间的空间中生长以提供FAMOS晶体管的门氧化物，接着沉积形成多晶硅1层18的硅，但这层不是（在这时候）多晶体，而是无定形的。对这层掺入杂质以达到希望的导电率，然后用常规技术制作图形和蚀刻，以得到图4所示的结构。
接着，如图4B所示沉积一层多层结构的绝缘层20，这绝缘层20最好是一种多层结构，它的顶层最好用短时间的高温氧化步骤方法转换成复合绝缘层，这就将得到一种上面提到过的氧化物/氮化物/氧化物的三明治结构。但是，也能应用很多其它的绝缘层结构（单层或多层，复合料或比较简单的组分），只要无定形硅层18没有完全氧化就行。对一种先进的EPROM单元来说，扩散区12之间的间距约为1微米，所用的绝缘层厚度最好是（如上面所述）约400等价氧化物厚度，当然也能应用其它厚度（最好是较小）。
在绝缘层20就位以后，对该结构最好进行一次高温退火以允许硅层18重结晶和降低它的电阻率。这一步骤以后，层18将是多晶体（虽然它最初是无定形的），绝缘层20现在最好从周边上剥落并生长用于周边器件的门氧化物。接着进行多晶硅2层22的沉积：多晶硅2层最好用扩散法掺杂，然后制作图形和蚀刻[应用分层蚀刻，它将连续地蚀刻多晶硅2、绝缘层20、多晶硅1层18（这是EPROM制造技术中熟知的）]，然后，用常规的工艺步骤进行沉积层间绝缘层、接触蚀刻、金属蚀刻、保护外层沉积等。
当然，多晶硅2层不一定是硅，它可以是一种金属或一种多层结构。硅化物和多晶硅/硅化物三明治结构也是可以用的。本发明还包括在目前的工艺步骤中用多晶硅的位置，采用具有类似沉积和电气特性的将来的三明治结构。此外，多晶硅1层也可以包括某些其它物质的混合物，只要该层在沉积时是无定形的并含有一个大的硅百分率。
因此，本发明提供了非常关键的优点，即层18和20，层20和22之间的界面非常干滑，比现有技术中的界面平滑得多，同时没有增加工艺的复杂性。
本领域的技术人员都知道，本发明可以在宽的范围改进和变化，除以下权利要求书规定外，它的范围不被限止。
④文件名称 页 行 补正前 补正后
说明书 7 14 n-多晶硅1 n+多晶硅1
7 16 n-多晶硅 n+多晶硅
8 6 P在P上 P在P+上
8 6 具n-常规 具有n+常规