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本发明公开了一种运算阵列结构，包括一个上级交换矩阵单元和多个运算阵列单元，所述上级交换矩阵单元与各个运算阵列单元相连，各运算阵列单元由一个交换矩阵和多个相同的运算单元组成；预设的信号处理功能由运算单元的组合来完成，各运算单元分布在各运算阵列单元中。本发明同时还公开了一种包含上述运算阵列结构的基带信号处理装置。本发明将包含具有同种功能的运算单元集合在同一类运算阵列单元中，信号处理由分布在各类运算阵列单元的运算单元的组合完成，可以根据需求增加运算阵列单元，具有较强的可扩展性。在产品升级时，原先的运算阵列单元能够被最大限度地应用，避免了资源的浪费，降低开发成本，进而加快产品的开发进度。

1、  一种运算阵列结构，包括一个上级交换矩阵单元和多个运算阵列单元，所述上级交换矩阵单元与各个运算阵列单元相连，其特征在于：
各运算阵列单元由一个交换矩阵和多个相同的运算单元组成；
预设的信号处理功能由运算单元的组合来完成，各运算单元分布在各运算阵列单元中。

2、  如权利要求1所述的运算阵列结构，其特征在于：
所述上级交换矩阵单元用于在接收到外部信号后，根据信号中的特征信息与运算单元的对应关系，将该信号提供给对应的运算单元的组合，由对应的运算单元的组合对所述信号进行处理。

3、  如权利要求2所述的运算阵列结构，其特征在于，所述特征信息为某载波扇区的标识。

4、  如权利要求1、2或3所述的运算阵列结构，其特征在于，所述上级交换矩阵单元与各个运算阵列单元之间通过总线连接，所述总线为标准总线或者自定义总线。

5、  如权利要求1、2或3所述的运算阵列结构，其特征在于，所述运算单元为FPGA器件、DSP器件、MCU器件或者专用芯片。

6、  一种基带信号处理装置，具有运算阵列结构，该运算阵列机构包括一个上级交换矩阵单元和多个运算阵列单元，所述上级交换矩阵单元一端连接用于与外部信息交互的信息交互单元，另一端与各个运算阵列单元相连，其特征在于：
各运算阵列单元由一个交换矩阵和多个相同的运算单元组成；
预设的信号处理功能由运算单元的组合来完成，各运算单元分布在各运算阵列单元中。

7、  如权利要求6所述的装置，其特征在于，
所述上级交换矩阵单元用于在接收到信息交互单元发送的外部信号后，根据信号中的特征信息与运算单元的对应关系，将该信号提供给对应的运算单元的组合，由对应的运算单元的组合对所述信号进行处理。

8、  如权利要求7所述的装置，其特征在于，所述特征信息为某载波扇区的标识。

9、  如权利要求6、7或8所述的装置，其特征在于，所述上级交换矩阵单元与各个运算阵列单元之间通过总线连接，所述总线为标准总线或者自定义总线。

10、  如权利要求6、7或8所述的装置，其特征在于，所述运算单元为FPGA器件、DSP器件、MCU器件或者专用芯片。

一种运算阵列结构及包含该结构的基带信号处理装置
技术领域
本发明涉及移动通信技术领域，更具体地说，涉及一种运算阵列结构及包含该结构的基带信号处理装置。
背景技术
现有常见的基站基带信号处理结构如图1所示，包含多个基带信号处理板1，各基带信号处理板1的内部结构如图2所示，由一个FPGA(Field-Programmable Gate Array，可编程门阵列)单元10、多个DSP(DigitalSignal Processor，数字信号处理器)单元20和一个交换矩阵单元30构成，所述交换矩阵单元30与所述FPGA单元10和DSP单元20相连，各基带信号处理板1均与上一级交换矩阵单元2相连。
如果要实现多制式共机箱，也就是说一基站设备同时支持多种通信标准，例如TD-SCDMA(Time Division-Synchronous Code Division MultipleAccess，时分同步的码分多址技术)、LTE(Long Term Evolution，长期演进)等，上述基带信号处理结构存在一些问题：
各制式的基站的信号处理对DSP单元20、FPGA单元10的运算处理能力需求不同，例如，与LTE基站相比，TD-SCDMA基站的信号处理对DSP处理能力的要求较高，而对FPGA处理能力的要求较低，即需要较多的DSP单元20及较小容量的FPGA单元10。所以如果需要实现多制式共机箱，需要使用多种不同种类的板卡，例如，需要2种不同种类的板卡才能实现TD-SCDMA和LTE共机箱，各种制式的板卡不能复用，例如支持TD-SCDMA模式的基带信号处理板无法复用到LTE模式，所以在TD-SCDMA大规模商业应用，升级到LTE模式时，原先支持TD-SCDMA模式的板卡需要更换为支持LTE模式的板卡，这给网络升级带来了较大的工作量，同时造成资源浪费。
发明内容
有鉴于此，本发明提供一种运算阵列机构及包含该结构的基带信号处理装置，以解决现有技术在网络升级时组成器件复用率低，并由此带来资源浪费的问题。
本发明是这样实现的：
一种运算阵列结构，包括一个上级交换矩阵单元和多个运算阵列单元，所述上级交换矩阵单元与各个运算阵列单元相连，
各运算阵列单元由一个交换矩阵和多个相同的运算单元组成；
预设的信号处理功能由运算单元的组合来完成，各运算单元分布在各运算阵列单元中。
优选的，上述结构中，
所述上级交换矩阵单元用于在接收到外部信号后，根据信号中的特征信息与运算单元的对应关系，将该信号提供给对应的运算单元的组合，由对应的运算单元的组合对所述信号进行处理。
优选的，上述结构中，所述特征信息为某载波扇区的标识。
优选的，上述结构中，所述上级交换矩阵单元与各个运算阵列单元之间通过总线连接，所述总线为标准总线或者自定义总线。
优选的，上述结构中，所述运算单元为FPGA器件、DSP器件、MCU器件或者专用芯片。
本发明同时还公开了一种基带信号处理装置，具有运算阵列结构，该运算阵列机构包括一个上级交换矩阵单元和多个运算阵列单元，所述上级交换矩阵单元一端连接用于与外部信息交互的信息交互单元，另一端与各个运算阵列单元相连，
各运算阵列单元由一个交换矩阵和多个相同的运算单元组成；
预设的信号处理功能由运算单元的组合来完成，各运算单元分布在各运算阵列单元中。
优选的，上述装置中，
所述上级交换矩阵单元用于在接收到信息交互单元发送的外部信号后，根据信号中的特征信息与运算单元的对应关系，将该信号提供给对应的运算单元的组合，由对应的运算单元的组合对所述信号进行处理。
优选的，上述装置中，所述特征信息为某载波扇区的标识。
优选的，上述装置中，所述上级交换矩阵单元与各个运算阵列单元之间通过总线连接，所述总线为标准总线或者自定义总线。
优选的，上述装置中，所述运算单元为FPGA器件、DSP器件、MCU器件或者专用芯片。
从上述的技术方案可以看出，与现有技术不同，本发明将包含具有同种功能的运算单元集合在同一类运算阵列单元中，信号处理的操作由分布在各类运算阵列单元的运算单元的组合完成，满足各种信号处理，并且可以根据需求增加运算阵列单元，具有较强的可扩展性。在产品升级时，原先的运算阵列单元能够被最大限度地应用，避免了资源的浪费，降低开发成本，进而加快产品的开发进度。
附图说明
图1为现有的基站的基带信号处理结构示意图；
图2为基带信号处理板的结构示意图；
图3为本发明一种运算阵列结构的结构示意图；
图4为本发明一种运算阵列结构的运算阵列单元的结构示意图；
图5为本发明一种基带信号处理装置的结构示意图；
图6为本发明一种基带信号处理装置的运算阵列单元的结构示意图。
具体实施方式
为了解决现有技术存在的问题，本发明提供一种改进的技术方案，其基本思想是：将包含具有同种功能的运算单元集合在同一类运算阵列单元中，信号处理的操作由分布在各类运算阵列单元的运算单元的组合完成。
为了使本领域技术人员更好理解本发明技术方案，下面结合附图和实施例进行详细描述。
请参考图3，为本发明一种运算阵列结构的结构示意图。
运算阵列结构包括一个上级交换矩阵单元100和多个运算阵列单元200，所述上级交换矩阵单元100通过总线BG(i)与各个运算阵列单元200相连，i＝0，1，...，M-1。所述上级交换矩阵单元100通过总线BG(M)与外部(例如更高一级的交换矩阵单元)交换数据。
所述总线BG(i)和BG(M)可以是RapidlO、Ethernet(以太网)、GEthernet(千兆以太网)、PCle或者Hyper Transport等标准总线，也可以是自定义的总线。
图4示出了运算阵列单元200的结构示意图。
各运算阵列单元200的结构组成可以是相同的，也可以不同的。
运算阵列单元200包括一个交换矩阵单元211和N个运算单元212[P(i，0)、P(i，1)、P(i，2)、...P(i，j-1)]，各运算单元212通过总线B(i，j)与所述交换矩阵单元211相连，其中，i表示运算阵列单元200的序号，j＝0，1，...，N-1。
对于同一运算阵列单元200而言，其中的运算单元212通常是同类的电子器件，如DSP、FPGA、MCU(Micro Controller Unit，微控制器单元)或者专用芯片等。
例如，某运算阵列单元200中的运算单元212都是DSP器件，某运算阵列单元200中的运算单元212都是FPGA器件。
所述总线B(i，j)可以是RapidlO、Ethernet、GEthernet、PCle或者HyperTransport等标准总线，也可以是自定义的总线。
上述结构可以应用在各种信号处理架构中，特别地，其可以应用在通信基站中，实现多种制式共机箱。
下面再通过一个具体的实例进行说明：
假设某通信基站需要支持TD-SCDMA和LTE两种通信标准，也就是说，需要同时满足TD-SCDMA系统和LTE系统的信号处理。
运算阵列结构中的运算阵列单元200可以分为以下两类：
第一类运算阵列单元，包含的运算单元212均为FPGA器件；
第二类运算阵列单元，包含的运算单元212均为DSP器件。
对于TD-SCDMA系统的信号处理，可以采用第一类运算阵列单元中较少数量的FPGA器件(如1片)及第二类运算阵列单元中较多数量的DSP器件的组合来完成。
对于LTE系统的信号处理，可以采用第一类运算阵列单元中较多数量的FPGA器件及第二类运算阵列单元中较少数量的DSP器件的组合来完成。
本领域技术人员应能了解，上述“较多数量”和“较少数量”是相对而言的，预设的信号处理功能可以按照需要选择不同类运算阵列单元中任意数量的运算单元，进行组合来完成。
所述预设的信号处理功能，例如通信基站中的一个载波扇区的基带信号的处理，可以通过运算单元P(0，0)、运算单元P(1，0)和运算单元P(M-1，0)的组合来完成，上级交换矩阵单元10接收到外部的信号后，根据预先设定的对应关系，将该信号交给运算单元P(0，0)、运算单元P(1，0)和运算单元P(M-1，0)的组合来处理，并获取处理结果，发送至外部。
对于具备演进升级关系的不同制式共机箱产品而言，产品升级时，原有运算阵列单元可以最大限度复用到升级后的产品中。
例如，共机箱产品从TD-SCDMA升级到LTE时，原先的第一类运算阵列单元均可以保留，也即无需更换，而只需要增加新的第二类运算阵列单元，或者保留第一类运算阵列单元，将原先的FPGA器件更新为更大容量的FPGA器件，即可。
利用本发明提供的运算阵列结构，运算阵列单元的设计可以标准化，生命周期可以延伸到新制式的产品中，复用率较高，提高了资源利用率，避免了资源的浪费，降低开发成本，进而加快产品的开发进度。
本发明同时还公开了一种基带信号处理装置。
请参考图5，为本发明一种基带信号处理装置的结构示意图。
基带信号处理装置具有一运算阵列结构，该运算阵列结构包括一个上级交换矩阵单元100和多个运算阵列单元200，所述上级交换矩阵单元100通过总线BG(i)与各个运算阵列单元200相连，i＝0，1，...，M-1。所述上级交换矩阵单元100通过总线BG(M)与信息交互单元300交换数据。
所述信息交互单元300用于获取和发送基带信号。
所述总线BG(i)和BG(M)可以是RapidlO、Ethernet、GEthernet、PCle或者Hyper Transport等标准总线，也可以是自定义的总线。
图6示出了运算阵列单元200的结构示意图。
各运算阵列单元200的结构组成可以是相同的，也可以不同的。
运算阵列单元200包括一个交换矩阵单元211和N个运算单元212，各运算单元212通过总线B(i，j)与所述交换矩阵单元211相连，其中，i表示运算阵列单元200的序号，j＝0，1，...，N-1。
对于同一运算阵列单元200而言，其中的运算单元212通常是同类的电子器件，如DSP、FPGA、MCU(Micro Controller Unit，微控制器单元)或者专用芯片等。例如，某运算阵列单元200中的运算单元212都是DSP器件，某运算阵列单元200中的运算单元212都是FPGA器件。
所述总线B(i，j)可以是RapidlO、Ethernet、GEthernet、PCle或者HyperTransport等标准总线，也可以是自定义的总线。
本基带信号处理装置对基带信号的处理，可以通过各运算阵列单元200中的运算单元212组合完成。
例如，通信基站中的一个载波扇区的基带信号的处理，可以通过运算单元P(0，0)、运算单元P(1，0)和运算单元P(M-1，0)的组合来完成。
具体过程如下：
信息交互单元300接收到用于指示基站中某一载波扇区的基带信号，将该基带信号发送给交换矩阵单元100，交换矩阵单元100接收到该基带信号(基带信号中包含载波扇区的标识)后，按照预先确定的对应关系(载波扇区的标识与运算单元的对应关系)，将该信号发送至运算单元P(0，0)、运算单元P(1，0)和运算单元P(M-1，0)，进行处理，并获取处理结果，将该处理结果进行发送，从而完成对该载波扇区的基带信号的处理。
如果通信基站需要支持多种制式，例如TD-SCDMA和LTE两种通信标准，也就是说，需要同时满足TD-SCDMA系统和LTE系统的信号处理。
则本基带信号处理装置中的运算阵列结构中的运算阵列单元200可以分为以下两类：
第一类运算阵列单元，包含的运算单元212均为FPGA器件；
第二类运算阵列单元，包含的运算单元212均为DSP器件。
对于TD-SCDMA系统的信号处理，可以采用第一类运算阵列单元中较少数量的FPGA器件(如1片)及第二类运算阵列单元中较多数量的DSP器件的组合来完成。
对于LTE系统的信号处理，可以采用第一类运算阵列单元中较多数量的FPGA器件及第二类运算阵列单元中较少数量的DSP器件的组合来完成。
对于具备演进升级关系的不同制式共机箱产品而言，产品升级时，原有运算阵列单元可以最大限度复用到升级后的产品中。
例如，共机箱产品从TD-SCDM模式升级到LTE模式时，原先的第一类运算阵列单元均可以保留，无需更换，只需要增加新的第二类运算阵列单元，或者保留第一类运算阵列单元，将原先的FPGA器件更新为更大容量的FPGA器件，即可。
可以看出，本发明提供的基带信号处理装置中，运算阵列单元的设计可以标准化，其生命周期可以延伸到新制式的产品中，复用率较高，提高了资源利用率，避免了资源的浪费，降低开发成本，进而加快产品的开发进度。
以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。