本发明总的说来是关于滤波器，特别是关于一种转接电容器对称有限冲激响应滤波器。 滤波器的典型设计能满足一种特殊应用的各种不同技术指标或要求。例如，在电话学中，为了在平衡传输线诸如扭绞触点和环形引线对中传输信号，希望传输线和超混合冲激响应加以优化。在数字信号传输中，信号被要求限制在与传输波特率有关的预先规定的频率通带内，以符合预先规定的上下阻带衰减要求。另外，传输信号的振幅谱被要求在付瓣中相对于主瓣信号振幅显示出预先规定的衰减。
数字滤波器已被设计成能满足这些准则，并曾按照其冲激响应的持续时间大致地分成二大类：无限冲激响应（IIR）滤波器和有限冲激响应（FIR）滤波器。有限冲激响应滤波器是其冲激响应被限制在有限数目取样值内的一种滤波器，并在复频率Z-域内用一种众所周知的下列转移函数H（Z）＝Σn=0N]]>h（n）-nZ来定义，
其中，h（n）表示限制在从零到N（滤波器的阶数）范围内的有限数“n”个取样值点上的冲激响应，而Z-n表示滤波器的一系列n个延迟元件。
FIR滤波器已设计成具有线性相位特性和参数量数量化效应的低敏感性，由于字符间的干扰基本上被消除，这些特征有利于沿平衡传输线传输数字信号。并且，FIR滤波器还易于在非循环构造中实施，反之，IIR滤波器则典型地需要一个或多个反馈通路。
前面提及的线性相位特性通过设计具有符合下列关系式
h（n）＝h（N-1-n），0≤n≤N-1
的冲激响应系数的对称FIR滤波器已予实现，其中传输信号的冲激响应h（n）正比于滤波器转移函数中系数N的数目。
数字FIR滤波器先有技术一般在计算机中用算法来实现，即实现在数字输入信号上完成直接卷积或快速富氏变换（FFT）的程序。根据这些程序需要完成大量的计算，诸如乘法、延迟、求和等，导致实质上程序的执行时间显著增长。所以计算机实现的数字滤波器先有技术一般不得实时运行。
最近，专用于数字FIR滤波器的集成电路已可用于实施上述FFT程序而无需计算机的帮助。这些集成电路典型地利用逻辑阵列电路系统以完成高速计算。当这些电路有能力实时运行时，需要大量的晶体管-晶体管逻辑（TTL）电路系统，而这要消耗掉相当大的功率。
模拟对称FIR滤波器先有技术一般地是利用转接电容阵列来实现的。预先规定数量的电容根据数字输入信号相应二进位的逻辑高电平和低电平交替地被转接于参考电压源和偏压源上。
模拟FIR滤波器先有技术以较高的速率工作而比数字式执行先有技术消耗较少的功率。然而，每个电容器对应一个转移函数的各自系数。这样，需要制造一个要求相当面积的大电容器阵列。因为电容器阵列的制造依赖于工艺过程，还发现与等值转移函数系数的对称对相应的电容器对由于电容器的过度蚀刻或蚀刻不足经常不能完善地匹配。因此，转移函数系数的对称对也不能完善地匹配，导致其非线性的相位特性和不良的数字信号传输性能。
根据本发明，数字输入信号的对称位对的逻辑电平被检测以用来控制消耗少量功率而以高速运行（即以实时运行）的转接电容器阵列的运行，因此克服了以前算法TTL滤波器高功率和计算机实现算法FIR滤波器先有技术时间长的缺点。
在对称位对的任何一个双位具有相同逻辑电平的情况下，转接电容器阵列中的相应电容器被充电到一个预先规定的电压。然而，在双位具有相反逻辑电平的情况下，相应电容器保持放电，因此有效地消除了实现滤波器中的一种计算步骤（即乘法），下文参阅图表更详细讨论。
总的说来，本发明是一种对称有限冲激响应滤波器，其特征在于具有预先规定的转移函数，它具有由用于接收包括取得预定逻辑电平的一系列位的输入信号的电路系统所组成的复杂的预定对称系数对，正比于系数对相应值电容的复杂电容器和由此连接在一起的第一接点。本发明还包括用于连续检测接收位逻辑电平並通过第二接点连续对首先预定的电容器充电到一个正电压或负电压的电路系统，因此在对应于预定的相应系数对中第一个对的所接收位中第一预定对的个别位是同一逻辑电平。而且保持电容器中另外的电容器放电，结果在相应系数对中另外的预定对所对应的接收位另外对的个别位是相反逻辑电平。此外，本发明包括与复杂电容器的第一接点相连接的电路，用于电容器上电压连续求和并由此响应产生输出信号，从而输出信号是按照预定转移函数滤波的模拟数字输入信号。
更详细地说，本发明是一种对称有限冲激响应滤波器，其特征在于预定的转移函数具有复杂的正负系数对由接收和存储输入序列位用的复杂串联移位寄存器及连接第一和第二预定移位寄存器的第一和第二复杂逻辑电路所组成。移位寄存器用于检测相应于正和负系数对中各自接收位的第一和第二预定对的逻辑电平，并由此响应产生控制信号。本发明还包括具有正比于相应系数对电容和由此连接一起的第一接点的复杂电容器。此外，本发明包括接到第一和第二复杂逻辑电路中的各自电路和各自电容器中第二接点的复杂转接器，用以接收控制信号，以及（ⅰ）给第一预定电容器充电到根据接收的第一预定控制信号的正电压，（ⅱ）给第二预定电容器充电到根据接收到的第二预定控制信号的负电压，以及（ⅲ）根据接收到的第三预定控制信号给另外的预定电容器放电。本发明还包括一个连接到电路中电容器第一接点上，用于接收和对电容器上电压求和以及又响应产生模拟输出信号的积分电路，从而电容器的充电和放电对输入位序列根据转移函数进行了滤波，而积分电路将滤波后的位序列转换为模拟形式。
通过如下详细说明，结合下列附图将获得对本发明更深入的了解;其中：
图1为按照本发明的最佳实施例示意图。
图2为按照该最佳实施例的一个非重叠时钟信号定时图。
图3和4为按照该最佳实施例的数字处理电路示意图。
图5A和5B是分别按照本发明的成功样机和先有技术的滤波器相位响应图。
参阅图1，示出了复杂数字处理电路1-8，具有时钟输入C1、 C1，C2和 C2，由此分别用以接收时钟信号φ1， φ1，φ2和 φ2， φ1和 φ2时钟信号的反相型分别通过反相器11和12加到电路1-8的P1和P2输入。
电路1、2，和3以字母“P”表示，指明它们如下面详细说明的那样起“正”型处理电路作用。同样，电路4、5、6和7以字母“M”表示，指明它们起“负”型处理电路作用。电路8以字母“T”表示，指明它起“周转”电路作用。
电路1-7各自电路的Q（I）和Q（N-I）输出分别接到电路1-7的相邻电路的D（I）和D（N-I）输入端。然而，“T”电路8具有Q（I）输出，由此接到相邻“M”电路7的D（N-I）输入端，在下面详细讨论。
电路1-8的每个电路分别具有基准电压输入和偏压输入Vr和Vb，分别通过导线9和10接到基准电压源和偏压源VREF和VBIAS上。按照最佳实施例，偏压源VBIAS大约为地电位。
运行中，数字输入信号的连续数据位在数据入（DATA IN）端被接收，并施加到电路1的D（I）输入上，且出现于Q（I）输出上，由此响应在C1、 C1、C2和 C2输入上予以接收的时钟信号。数据位从电路1-7的个别电路中的Q（I）输出根据电路1-7所接收的前述时钟信号传送到相邻电路2-8的D（I）输入上。出现在电路8的Q（I）输出上的数据位被施加到电路7的D（N-I）输入上，且连续位从电路7-2的个别电路中的Q（N-I）输出分别以反方向传送到相邻电路6-1的D（N-I）输入上。出现在电路1的Q（N-I）的输出上的数据位被加到数据出（DATA OUT）端上。
从电路1-8传送出和返回的数据位被时钟信号φ1、 φ1、φ2和 φ2延迟了15个时钟周期。这样，电路1-8的一个功能是起移位寄存器的作用。
时钟信号φ1和φ2最好是非重叠的矩形信号，参阅图2详细说明，时钟信号 φ1和 φ2分别为时钟信号φ1和φ2的逻辑应答信号。按照最佳实施例，时钟信号频率大约为数字输入信号的传输波特频率的16倍。按照成功的样机，波特率为160千赫，而时钟信号频率为2.56兆赫。
出现在电路1-8的各自电路中的Q（I）和Q（N-I）输出上的数据位逻辑电平用附加的内记逻辑电路系统予以检测，详细说明参阅下面图3和图4。根据检测到的逻辑电平，在P1和P2输入上接收到的反相时钟信号 φ1或 φ2亦施加到B（I）和R（I）的相应输出上，如下面真值表1、2和3所示。另一方面，电路1-7的R（I）输出能通过导线10连接到偏压源VBIAS上，而R（I）输出能通过导线9连接到基准电压源VREF上，如真值表1和2中所示。
真值表1
“P”型电路
Q（I） Q（N-I） R（I） B（I）
0 0 φ2 φ1
0 1 Vb Vr
1 0 Vb Vr
1 1 φ1 φ2
真值表2
“M”型电路
Q（I） Q（N-I） R（I） B（I）
0 0 φ1 φ2
0 1 Vb Vr
1 0 Vb Vr
1 1 φ2 φ1
真值表3
“T”型电路
Q（I） R（I） B（I）
1 φ1 φ2
1 φ2 φ1
电路1-8的B（I）输出分别连接到金氧半导体（MOS）晶体管13-20的门接点上，而电路1-8的R（I）输出则分别连接到MOS晶体管21-28的门接点上。晶体管13-20的漏极接点通过导线10连接到偏压源VBIAS上，而晶体管21-28的漏极接点则通过导线9连接到基准电压源VREF上。晶体管对13和21、14和22，…20和28的源极接点连接在一起，且连接到相应电容器29-36各自的第一接点上。电容器29-36的每个电容器的其他接点连接在一起，且连接到衰减电容器37的第一接点上。
电容器37的第二接点通过传输门38连接到偏压源VBIAS上而通过传输门39连接到运算放大器40的反相输入上。传输门38和39最好是众所周知的互补金氧半导体（CMOS）传输门，每个门具有一个P沟道金氧半导体（PMOS）中止输入和一个n沟道金氧半导体（NMOS）启动输入以分别接收φ2、 φ2和φ1、 φ1时钟信号。运算放大器40的输出通过电容器41还通过传输门43，电平保持电容器42和传输门39连接到反相输入端。另一个传输门44连接到电平保持电容器42和偏压源VBIAS上，且能响应由低到高变化的φ2时钟信号。
如上所讨论的，一个FIR滤波器的特征在于其转移函数：
H（Z）＝Σn=0N]]>h（n）Z-n
根据示于图1上的最佳实施例，N＝15，而15次乘法和14次求和完成如下;
这样，通过聚合成对的延迟输入数据位乘以共同的系数，乘法的数目从15减少到8。
由于乘法的数目已大约减少一半，这种FIR滤波器的应用比算法FIR滤波器先有技术明显地改善了时间性能指标。并且，当出现在电路1-7的个别一个或更多电路中的Q（I）和Q（N-I）输出上的输入数据位的逻辑电平是不同的情况下，相应乘法（即电容器充电）完全被取消了，导致在时间性能指标上的进一步改善，如下面详细说明的那样。
参考图1，真值表1和图2，“P”型数字处理电路1的运行如下：把φ2时钟信号施加到R（I）输出上，φ1信号施加到电路1的B（I）输出上，结果出现在Q（I）和Q（N-I）输出上的数据位逻辑电平都是低的（即低逻辑电压）。从而，根据φ2时钟信号的一个低到高变换，晶体管21被加偏压导通而衰减电容器37的第二接点通过传输门38同时连接到偏压源VBIAS上。暂时不考虑电容器30-36在电路运行上的作用，将看到电容器29及37的串联电容器组合充电到电平Q＝aCVREF，其中“Q”为存储在电容器29及37上的电荷，而“aC”为电容器29及37组合的串联电容。
其次，在φ2时钟信号的一个高到低变换下，但在φ1时钟信号的一个低到高变换之前（记住φ1和φ2是非重叠的），传输门38被中止，而晶体管13和21都被加偏压使截止。因此，电容器29及37组合的电路有效地被断开而保留电荷Q储存在其上。
传输门39和43及晶体管13能响应φ1时钟信号的一个低到高的变换，而晶体管21及传输门38和44保持断开。因此通过运算放大器40电容器29和37的电容器组合放电到偏压源VBIAS的电压电平，并通过传输门43对电容器41充电，和对电容器42充电。
通过叠加，电容器30-36的每一个电容器运行到电容器29的相同状态下，给电容器41和42提供了充电，详细讨论如下。
储存在电容器41和42上的电荷Q遵循φ1时钟信号后来的高到低变换在放大器40的两端保持着。从而，连同电容器41及42一起的放大器在某种意义上起着一个积分电路的作用。
φ2时钟信号的下一个低到高变换使电容器42放电到偏压源VBIAS的电压电平，且输入数字信号数据位同时被计时传输到电路1-8的相邻电路中去，而重复整个过程。
为了使在VREF和VBIAS电压源之间通过上述晶体管对不会不利地造成电路的短路时钟信号φ1和φ2是非重叠的。
当出现在电路1的Q（I）和Q（N-I）输出上的数据位逻辑电平都高（即高逻辑电压）的情况时，φ1和φ2时钟信号分别加到电路1的R（I）和B（I）输出上。因此，随着φ2时钟信号的一个低到高变换，晶体管13被加偏压导通而传输门38被启动，这样使电容器组合29和37放电。其后，φ1时钟信号的一个低到高变换，传输门38被中止，传输门39被启动，晶体管13被加偏压使截止而晶体管21被加偏压导通。因此，电容器29、37、41和42组合通过导线9充电到基准电压源VREF的电平（即Q＝-aCVREF，参考放大器40的输出）。
出现在放大器40输出上的电压正比于储存在电容器41和42上的电荷除以电容器29、37、41和42的总电容（再次不考虑电容器30-36的作用）。例如，在电路1的Q（I）和Q（N-I）输出上的数据位都处于低逻辑电平和电容器41和42的总电容为“C”，以及电容器29与37的总电容为“aC”的情况下，于是随着φ2时钟信号的一个低到高变换所储存的电荷“Q”为Q＝aCVREF，如上所述。同样地，出现在放大器40输出上的电压为V0＝Q/C＝aVREF。因此，放大器40的输出电压正比于基准电压VREF，其比例常数“a”相当于电容器29和37组合与电容器41和42组合的电容之比。
同样地，在电路1的Q（I）和Q（N-I）输出上的位都处于高逻辑电平的情况下，出现在放大器40输出上的电压为V0＝-aVREF。
如果储存在电路1的Q（I）和Q（N-I）输出上的数据位不同（即分别为高逻辑电平和低逻辑电平），B（I）输出通过导线9连接到基准电压源VREF上，而R（I）输出通过导线10连接到偏压源VBIAS上。晶体管13因此在时钟信号φ1和φ2整个周期内被启动，这样使电容器29、37、41和42不充电。这就有效地消除了FIR滤波器乘法之一，如上所述。
电路2和3与上面讨论的电路1在同一状态下工作，且电路4、5、6和7的各自电路亦在同一状态中工作，除了施加到B（I）和R（I）输出上的φ1和φ2时钟信号相对于“P”型电路如上面真值表2所示是反相外。因此，在出现在“M”型电路，例如电路4，的一个特殊电路中的Q（I）和Q（N-I）输出上的位都处于低逻辑电平的情况下，放大器40的输出产生了一个负输出电压，V0＝-aVREF（不考虑电容器29-31和33-36的作用）。同样地，在“M”型电路的一个特殊电路中的Q（I）和Q（N-I）输出上的位都处于高逻辑电平的情况下，放大器40的输出产生了一个正衫出电压，V0＝aVREF。
参照“T”型电路8，将看到B（I）和R（I）输出总是连接到φ1或φ2时钟信号之一上，这具有如在“M”型电路4、5、6和7中施加到R（I）和B（I）输出上去的同一相位关系，因为“-h（7）Z-7”对应于一个负系数。
如上所述，已分析了电路1的工作，为了易于说明未考虑电容器30-36的作用。因为电容器29-36是每个连接在一起和接到电容器37上，根据叠加原则，电容器的每个电容都提供给总电荷Q。因此，因为电路1-8的每个电路都同时工作，在电容器29-36的各自电容器上所产生的电荷按照出现在电路1-8的相应电路中的Q（I）Q（N-I）输出上的位逻辑电平变化。因此，在电容器29-36上所产生的电荷叠加于运算放大器的反相输入上，它处于虚地，且作为一个求和结点。
电容器29-35的各自电容器具有正比于前述转移函数相应系数对中的系数值两倍的电容，因为每个系数被有效地乘以2，结果出现于电路1-7任一电路中的相应Q（I）和Q（N-I）输出上的位逻辑电平是相同的。
衰减电容器37限制了加到运算放大器40的反相输入端的电压量。在成功的样机中，电容器29-36的总电容大约为10.2微微法，而电容器41和42的总的整体电容大约为0.6微微法，导致比例常数“a”为10.2/0.6＝17，这在没有衰减的情况下，导致产生输出电压V0＝17VREF，这对于使运算放大器40饱和是足够大的了。衰减电容器37的作用是调节电容器29-36的视在累积电容到大约0.3微微法，使放大器40不会变成饱和。
电容器41和保持电容器42相比是典型地小，电容器42在放大器40的输出和偏压源VBIAS之间转接，为的是使所产生的输出电压V0经过φ1和φ2时钟信号的每个周期保持恒定电平。包含较小电容器41在滤波器转移函数中导致一个附加极。然而，该极的频率与时钟信号φ1和φ2的频率相比是足够地高，这样对滤波器频率响应产生可忽略不计的影响。在成功的样机中，附加极在数字输入信号为二倍波特频率时提供了大约0.6分次的衰减。
在放大器40的输出的偏压源Vb之间接入了一个附加电容器45，以确保放大器40在众所周知的状态中工作稳定。
在放大器40的输出上还接上一个由电阻器46和电容器47所组成的低通滤波器，以平滑在φ1和φ2时钟信号的连续周期间在输出电压V0上的离散阶跃，使之亦处于众所周知的状态下。
低通滤波器提供了另一个极，在成功的具体装置中，它产生与波特率无关的513千赫，在160千赫时增加了大约0.4分贝的衰减。
参照图3，“P”型电路1、2和3的内部线路系统示于其上。在D（I）输入上的一个输入数据位施加到传输门50上，该门按照接收的φ1和φ2时钟信号启动。数据位根据通过传输门50的门控制存储在电容器51上。输入位受到反相器52的缓冲施加到传输门53的输入端，且随着φ2时钟信号的后来的一个低到高变换存储在电容器54上。该数据位于是在反相器55中加以缓冲和加以整流，并施加到Q（I）输出端。
同样地，出现在D（N-I）输入上的一个输入数据位以相同的方式通过传输门56和57，电容器58和59，以及反相器60和61施加到Q（N-I）输出端。
在储存于Q（I）和Q（N-I）输出接点上的数据位都处于高逻辑电平的情况下，“与非”门62的输出变低了，从而通过其中止输入使传输门63和64启动，且通过所连接的反相器65使其输入启动。
φ1时钟信号通过P1输入和传输门64加到R（I）输出接点上，而φ2时钟信号则通过P2输入和传输门63加到B（I）输出接点上。
在储存于Q（I）和Q（N-I）输出接点上的数据位都处于低逻辑电平的情况下，“或非”门66的输出产生一个高逻辑信号，该信号被用来使传输门67和68的输入启动，且通过反相器69中止其输入。结果，φ1时钟信号加到B（I）输出接点上，而φ2时钟信号加到R（I）输出接点上。
在储存于Q（I）和Q（N-I）接点上的数据位为相反逻辑电平的情况下，“与非”门70产生一个低逻辑信号，该信号被用来中止传输门72和73的输入，并通过反相器71使其输入启动。结果，基准电压源VREF通过传输门72接到B（I）输出接点上，且偏压源VBIAS通过传输门73接到R（I）输出接点上。
“M”型电路4-7是同一结构的，且与图3中所示的电路相同地工作，例外的是φ1和φ2时钟信号与“P”型电路1-3相比施加到P1和P2输入的相反输入端，为的是借助上述转移函数的负系数进行乘法。
参照图4。“T”型电路8的内部线路系统示于其上。特别是出现在D（I）输入端的输入数据位通过传输门80和81，电容器82和83以及反相缓冲器84和85随着在C1、C1、C2和C2接点上所收到的时钟信号以如上所述参照图3的相同方式转到Q（I）输出端。如果储存于Q（I）输出端的一个输入数据位为低逻辑电平，传输门87和88通过反相缓冲器86启动，如果储存于Q（I）输出端的数据位为高逻辑电平，传输门89和90随着出现在其启动的输入端的高逻辑电平信号和出现在其中止输出端的低逻辑电平信号通过反相缓冲器86被启动。这样使φ1时钟信号加到B（I）输出端而φ2时钟信号则施加到R（I）输出端。
如上所讨论的，在模拟FIR滤波器先有技术中的对称电容器对由于处理步骤中的变化一般地不会完善地匹配。因此在最终的转移函数中的系数是不会完善地或对称地匹配，导致非线性相位响应，在以转移函数的零位特征频率时滤波器不完全衰减，以及因此产生的非恒定群延迟（群延迟由相位相对于频率的导数来表示）。
图5A是根据以转移函数
为特征的本发明FIR滤波器成功样机的相位响应图。看到的相位响应是线性的。然而，按照以前的模拟技术所实现的滤波器产品典型地显示出在电容器区域匹配中高达10%的微分误差。例如，在制造过程中的不完善能导致Z-5和Z-9系数间10%的微分误差（即，-9.662Z-5和-11.66Z-9代替10.662Z-5和10.662Z-9）最终的相位响应图示于图5B上。从而，将看到在单个系数对中一个仅10%的微分误差导致相当大的线性损失，这归属于传输期间字符间的干扰。
总之，本发明是利用数字技术和模拟技术的一种对称FIR滤波器。接收一个数字输入信号，并又响应产生了一个经数字滤波后的模拟输出信号。滤波器的模拟部份是利用由CMOS技术所制造的一种转接电容阵列来实现的。利用转接电容器阵列，本发明以很高的速度运行（即以实时运行），且滤波器的功率消耗是很低的。利用滤波器的对称特性为的是实现复杂数字处理电路以处理数字输入信号以便取消不必要的乘法，其特征在于在转接电容器阵列中使预先规定的电容器放电。
实现模拟部份需要的电容器数目已减少到大约为模拟FIR滤波器先有技术所用数目的一半。
按照本发明滤波器对于沿平衡传输线，诸如扭绞触点和环形引线对传输数字信号特别地有用。
在这里数字信号曾描述为由“数据位”所组成。无论如何，将被了解为信号能由脉冲代码调制（PCM）声位，等所组成。
成功的样机被用在一个单个超大规模集成电路（VLSI）网络中的传输线接口电路中以提供在一个数字通讯系统（诸如专用自动交换机PABX）和一个或多个数字外围电路之间通过扭绞触点和环形引线对相连接的双向数字信号传输。
许多其他变种或另一种实施例现在可以被本领域的技术人员设想出来。例如，当具有15个系数（即奇数阶滤波器）的优先选用的具体装置已予以说明，一种偶然阶滤波器通过简单地取消图1所示的“T”型电路8，以及将电路7的Q（I）输出端与其D（N-I）输入端互联就能加以实现。同样地，通过适当的选择“P”和“M”型电路将提供出任何合适的正和负系数的数目和组合以实现各种不同阶数的FIR滤波器。
运用这里所公开的原理而设计的这些装置和所有其他实施例或其变换装置被认为是属于所附的权利要求中关于本发明的领域和范围之内的。