一种混合线路编码方法 和装置 本发明涉及远距通信，更具体地说，涉及到利用现有电气基本结构增加带宽而不增加符号率。
在全世界远距通信基本结构中，尤其在北美，存在着现有的DS1设备的很大应用面。类似地，在全世界远距离通信基本结构中，尤其在欧洲，存在着现有的E1设备的很大应用面，这些设备包括数百万英里铜线对，数千通信局线架，数百万DS1和E1连接器；每台设备具有特定结构，以运送一个或更多个带有传统电气DS1或E1链路特性的信号。
每一个单独基本结构用于传送DS1或E1信号的设计立足于已知和已了解的传统的、三进制的、交替标记反相(AMI)线路编码1.544兆符/秒DSI格式或2.048兆符/秒HDB3格式的电气特性。所实施的AMI编码DS1电格式的二进制和三进制数据容量是1.536兆符的有效负载位加8千符的DS1成帧位。所实施的HDB3线路编码E1电格式的二进制和三进制数据容量是1.920兆符的有效负载位加64千符的E1成帧位和64千符的CRC/信号。
通过简单地在现有符号率之上增加三进制编码电气信号的符号率来增加现有DS1或E1基本结构的二进制容量的做法虽然可作为一种替代方案，但还是勉强地。整个DS1和E1基本结构的设计规则分别立足于三进制1.544兆符/秒DS1和2.048兆符/秒E1电气信号的电气特性，更高的线路传送率将引起不可接受的参数变化，例如在局内和局间电缆束内线对间或连接屏间的电气干扰。这些不可接受的参数变化不允许只是简单地增加线符号率来扩充增加这些基本结构内的二进制有效负载容量。
在现有技术中，每一条电气DS1链路的AMI线路编码格式将1.544兆位的DS1二进制编码数据加以编码，使之成为1.544兆符的三进制编码数据。相似地，每条电气E1链路的HDB3线路编码格式将2.048兆位的E1二进制编码数据加以编码，使之成为2.048兆符的三进制编码数据。现有的AMI和HDB3线路编码技术只将二进制有效负载值赋给有3种可用的电气三进制状态中的两个状态去。0三进制符等于0二进制位，但把+和-两个三进制符都更为有关联地赋给二进制1位。对于这种在二进制和三进制符号之间的简单赋值也有些次要的例外。具体说，一个例外是：将三进制0符改变为三进制+或-符，作为HDB3算法的一部分，以便限制出现在E1线路上的连续零的数目。这些例外只用地限制连续三进制零的数目，而并不增加E1线路的二进制有效负载容量。现有技术中这种用一个二进制状态赋给两个三进制符的做法有一些优点，即通过交替改变对应于连续“标记”位的+或-三进制符的极性(每个二进制位1被看作为“标记”)，可将电气频谱的低频分量减至最小，特定情况下能把由数据流传送在线上引起的DC能量减至零。然而，这个AMI编码技术的缺点是效率低，它基本上丢掉它的可用容量的三分之一去传送二进制数据。
现有技术中存在其它三进制线路编码技术，可以满足以下要求：在控制低频电能的分量的同时仍然保持有效的二进制传送容量。参看1968年12月Bell System Technical Journal的第143—157页上由P.A.Franaszek所写一文“数字传送的顺序状态编码”。与此有关的例子是4B/3T(4个二进制位/3个三进制符)线路编码技术，下面将更详细加以讨论。如上所述，在AMI编码中，在数据流中需要4个三进制符来代表每4个二进制位。4B/3T编码技术只需要3个三进制符来代表每4位二进制数据。因此4B/3T编码技术中每个三进制符能比AMI或HDB3多传送33％的二进制数据。但是在保持DS1和E1基本结构的现有成帧技术的正确带宽的同时，现有技术中尚无编码技术可用于按照需要最大限度地增加二进制有效负载容量。
ITT Telecommunications，Inc的T148产品线在整条2.370兆位T148电气传送链路上使用了4B/3T编码，从而在一条2.370兆符三进制传送率的传送链路上实现了3.088兆位的二进制有效负载传送率(对T148C讲，用2.364三进制兆符传送了3.152二进制兆位)。参看1975年National Electronics Conference第201—205页上由E.E.Schnegelberger和P.T.Griffitbs所写一文“T1设备上的48PCM通道”。其它线路编码技术，如双二进制和4B2Q用于不同传送线路上。然而所有这些例子都有相同缺点：在DS1或E1基本结构中每一点的电气性能，主要是多股电缆中放在一起的铜线对之间所感受到的串扰的幅值和功率谱，这些性能不允许将其他线路编码技术应用于大量的现有DS1和E1基本结构中。因此，其他这些可用的线路编码技术无法用于DS1和E1基本结构的现有应用面。
本发明的一个目的是提供一种方法，在保持与现有基本结构的兼容性的同时，增加DS1和E1信号的二进制有效负载容量。
根据本发明，一种混合三进制线路编码过程将两种三进制线路编码技术结合起来；一个用于有效负载，一个用于成帧；从而在分别保持现有DS1或E1成帧技术的正确带宽和对成帧码和非成帧码提供正确的总三进制线路差度的同时，增加DS1或E1二进制有效负载容量。
本发明提供了一种混合DS1线路编码技术以代替传统的DS1线路编码技术(AMI，B8ZS，等等)。此新编码技术所提供的最显著的优点是把一条DS1线的1.536兆位有效负载带宽的二进制有效负载容量增加到2.048兆位。由于该方法支持2.048兆位的二进制有效负载带宽，就可用于传送2.048兆位的服务，例如要求2.048兆位二进制有效负载容量的ITU E1格式，但不限于此。这个混合线路编码技术的另一优点是支持现有的DS1成帧带宽和成帧以及其它包含在此成帧带宽内的通信能力。这允许运行于此新式混合线路编码技术的DS1线可继续支持所有现用的(SF、ESF、TR8、等等)8千位成帧格式和能力，以及任何未来的8千位DS1成帧格式。
类似地，本发明提供一种混合E1线路编码技术，以代替传统的HDB3 E1线路编码。此新编码技术将一条E1线路的1.920兆符的有效负载带宽的二进制有效负载容量增加到2.560兆位。由于该方法支持2.560兆位的二进制有效负载带宽，就可在现有E1物理基本结构内传送新定义的SONET/SDH VT—2/VC—12传送格式。这个有效负载要求具有2.560兆位的二进制有效负载容量的有效负载传送路径。此混合线路编码技术的另一优点是支持现有的E1成帧和CRC/信号带宽和成帧及其他包含在此成帧带宽内的通信能力。这允许运行于此新混合线路编码技术的E1线路可继续支持所有现用64千位E1成帧格式和64千位CRC/信号字节功能以及任何未来的64千位E1成帧格式和64千位CRC/信号字节功能。
另外根据本发明，此线路编码技术不要求通过增加DS1或E1信号的三进制线符号率来增加DS1或E1基本结构的二进制有效负载容量，也即，现有线率仍分别保持在传统的每秒1.544或2.048兆符。本发明独特之处是一种混合线路编码技术，它用一种有效率的、混合的、三进制线路编码技术来代替DS1或E1平时分别使用的常用的效率低的三进制交替标记反相(AMI)或HDB3线路编码技术，此效率高的、混合器的三进制线路编码技术利用了DS1或E1电气线路编码的三进制特性，从而将DS1或E1的二进制有效负载容量提高了三分之一。
本发明提供一种独特的混合三进制线路编码技术，后者结合了两种三进制线路编码格式：用于有效负载的现有技术的4B/3T将DS1基本结构的二进制有效负载容量是增加了33％及与用于成帧带宽1B/1T编码(1个二进制位对一个三进制符)格式的新型结合；后者对于一个DS1报文讲用于同时保持DS1成帧位的正确带宽和相对于4B/3T线编码而言的正确总三进制线差度值(用于除成帧位以外的其它位)。类似地，对于一个E1报文讲，用于E1成帧和CRC/信号字节的正确带宽的1B/1T编码相对于4B/3T线路编码而言提供正确总三进制线差度值，这用于除成帧和CRC/信号字节外的其它位。
三进制DS1数据的1.544兆位包括每秒8000相同的帧，每帧具有193个三进制符。DS1三进制帧包括192个有效负载符和1个成帧信息符。为了本发明的目的，特地将3个三进制符定义为“三符段(tribble)”，用于替代技术中早就知道的由4个二进制位组成的二进制“半字节”。本发明描述现有技术4B/3T编路编码的独特应用，该4B/3T线路编码技术将256个二进制有效负载位编码为组成IDS1帧的全部193个三进制符中的192个三进制DS1线符。该线路编码技术将一条DS1电气链路的有效负载部分(非成帧部分)的二进制容量由1.536兆位增至2.048兆位。本发明还描述了第193个二进制成帧位所用独特的1B/1T编码，后者提供为保持已有DS1成帧位定义所需的正确带宽，与此同时引入关于成帧位的独特的三进制线路编码规则，后者允许三进制成帧符相对于其它192个4B/3T编码三进制有效负载荷而言显示正确差度特性。
类似地，现有技术的三进制E1数据的2.048兆位包括每秒8000个相同的帧，每帧具有256个三进制符。E1三进制帧类似地包括240个符号的有效负载和16个符号的成帧和CRC/信号信息。本发明的第一方面还描述现有技术的4B/3T线路编码技术的独特应用，将320个二进制有效负载位编码为组成现有技术E1帧的全部256个三进制符中的240个三进制E1线符。这种线路编码技术将一条E1电气链路的有效负载部分(不是成帧和CRC/信号字节的部分)的二进制容量从1.920兆位增加到2.560兆位。本发明还描述了用于两个二进制成帧和CRC/信号字节的独特的1B/1T编码技术，后者提供为保持现有的E1成帧和CRC/信号字节定义所需的正确带宽，与此同时引入示于成帧和CRC/信号字节的独特的三进制线路编码规则，后者允许这些三进制符相对于其它240个4B/3T编码的三进制有效负载符而言显示正确差度特性。
本发明另一个独特的特性是组成有效负载数据流的二进制半字节和三进制三符段的位置之间的关系，是这些有效负载数据流半字节和三符段的位置与DS1成帧位和符号或E1成帧和CRC/信号字节和符号的位置之间的关系。这个关系是这样的：当DS1成帧位和符号或E1成帧和CRC/信号字节的位置例如利用传统成帧和帧检测技术测知时，则二进制半字节和三进制三符段的位置也就知道。例如在现有技术的T148中，相对于二进制和三进制数据流的任何边界而言，三进制三符段的边界位置是无差别的。在这种现有技术系统中，三进制三符段通过下法识别：观察三进制数据流的总差度，并且移经三进制数据流的三种可用的三符段边界位置，直至观察到一个满足恰当的差度性能的三进制三符段边界。这是已知的统计学成帧。对于根据本发明进行DS1编码的情况，另一方面，本发明的独特的混合编码特性能用于容易地在192个三进制符有效负载帧中找到位于32处的8个二进制位字节的位置。在E1的情况下，这些独特特性能用于容易地在240个三进制符有效负载帧中找到位于40处的8个二进制位字节的位置，这里分别使用现有的DSI和E1成帧方法。
结合附图对最佳模式实施例的详细描述，本发明的这些和其它目的、特征和优点将更为明显。
图1描述了诸如在北美和其它大陆组成DS1基本结构的一条DS1线路。
图2显示出，根据本发明，同样的基本结构在同一符号率下可用于传送更多的二进制有效负载。
图3显示一种用于提供DS1数据流的现有技术。
图4显示如图3所给的DS1信号那样的现有技术的三进制、交替标记反相(AMI)线路编码信号。
图5描述了在欧洲和其他地方组成E1基本结构的一条E1线路。
图6显示出，根据本发明，图5的E1基本结构能在相同符号率下传送更多二进制有效负载。
图7显示用于提供一条E1三进制2.048兆符数据流的现有技术。
图8显示由ITT Telecommunications开发的用于T148跨度线的现有技术的有效负载数据的4B/3T编码表。
图9显示图9a和9b的关系。
图9a和9b在一起显示一相对于二进制有效负载位和相对于成帧位的根据本发明的三进制有效负载符的图表，用于显示二进制和三进制编码帧之间的线路码位置关系，其中2.056兆位的二进制数据流和8千位的成帧位地址变换为DS1线数据流。
图10显示一个根据本发明用于编码成帧和/或CRC/信号数据的1B/1T编码表。
图11显示根据本发明用于提供由混合线路编码技术编码的三进制1.544兆符数据流的一种技术。
图12显示根据本发明的混合编码过程，将256个二进制有效负载位编码为192个三进制有效负载符，及将一个二进制成帧位编码为一个三进制成帧符。
图13显示根据本发明的一种机理，用于保证图11的4B/3T和1B/1T编码器与成帧信息边界对准。
图14显示根据本发明用于提供由混合线路编码技术编码的三进制2.048兆符数据流的一种技术。
图15显示图15a、15b和15c的关系。
图15a-c一起显示根据本发明2.688兆位二进制数据流与2.048兆符三进制数据流之间的线路码位置关系。
图16显示一个现有技术的和成帧连用的AMI或B8ZS解码器，它可能包括在如图1所示的现有的DS1线路编码/解码块15b中。
图17显示一个根据本发明的和成帧连用的解码器，它可能包括在图2的混合DS1线路编码/解码块20b中。
图18显示图17的1T/1B解码器根据本发明可能执行的一系列步骤。
图19显示图17的成帧信号消除块和3T/4B解码器根据本发明可能执行的一系列步骤。
图20显示现有技术的和成帧连用的HDB3解码器，它可能包括在图5的现有的E1线路编码/解码块36b中。以及
图21显示根据本发明的和成帧连用的解码器，它可能包括在图6的混合E1线路编码/解码块42b中。
曾经提到，在世界远距通信基本结构中存在着现有DS1和E1设备的很大应用面。这些设备设计来传送DS1和E1信号，这立足于已知和已了解的传统的、三进制的、交替标记反相(AMI)线路编码1.544兆符DS1格式或HDB3线路编码2.048兆符E1格式。
DS1率(1.544兆符/秒)已被接受为用于北美数字体系的基本构成块。所有在此美使用的DS1传送系统和多路复用器是和此通信率相兼容的。DS1率由Bell Labs于60年代早期建立，用作第一个商用脉冲编码调制(PCM)电缆载波系统的传送率。该通信率选作在现有6,000尺跨度的22号线规交换级电缆上的最佳的传送率。DS1帧包括192个符号的有效负载加上一个成帧符，后者插入为接收端提供每帧的必要同步信息。因为每秒出现8,000帧，所以终端符号率是193×8,000＝1,544,000符/秒。
图1显示现有DS1基本结构10的一个例子，在本特定例子中它包括一对由铜线12a、12b组成的线对12，每个基本结构在现有DS1线路编码/解码块14a和14b之间运送相应配对的三进制编码1.544兆符数据流。在一对铜线12a，12b上的三进制1.544兆符数据流包括1.536兆位的二进制有效负载加上8.0千位的二进制组帧位。成帧信息分别在现有DS1线路编码/解码块14a、14b与现有成帧信息块16a、16b之间进行交换。1.536兆位的二进制有效负载数据流的线对18a、18b分别接至现有DS1线路编码/解码块14a、14b。
根据本发明，如图2所示，现有DS1基本结构10的信息容量可增至每个方向2.048兆位的二进制有效负载加8.0千位的二进制成帧位，而只用三进制1.544兆符数据流，也即只用相同的符号率。这可利用一种混合DS1编路编码/解码技术来实现，其中编码/解码块20a、20b接至有效负载的线对22a、22b，后者每个在每个方向内传送二进制2.048兆位有效负载，因此每个共传送两个2.048兆位。8千位的成帧信息的混合DS1线路编码/解码块20a、20b与成帧信息块24a、24b之间进行交换，其交换方向决定于是进行编码还是进行解码。
图3显示了现有技术的安排，其中一个AMI或B8ZS编码器14aa对线14ab上的1.544兆位二进制数据流作出响应，诸如图1的线12a上提供DS1数据流。换言之，线12a上的DS1数据流代表图1中DS1基本结构10上所示信号对12中的一个信号，而图1中线18c上二进制1.536兆位有效负载数据流代表图1中线18a、18b上信号对中的一个信号。线12a上的DS1信号是一种传统的、三进制、交替标记反相(AMI)线路编码1.544兆符DS1格式，后者包括一个1.536兆位的有效负载加上8千位的DS1成帧位。这些192位有效负载和1个成帧位每125微秒重复一次。
如上所述，AMI编码的意图是建立一种适合于在DS1电气基本结构上传送的电气信号。二进制数据用三级编码，但在零伏上对称平衡。这称为平衡码或双极性码。大部分用线传送的链路通过变压器或电容器AC耦合，隔断DC通路，因此不传送DC信号。有很多特别设计的线路码，它们不包含DC能量，因而不受DC阻断的影响。如图4所示双极性编码使用三级数值将二进制数据进行编码。具体说，逻辑0是零伏编码而逻辑1通常交替地用正和负电压编码。因此平均电压电平维持在零伏，从而有效地消除信号频谱部的DC和低频分量。
如图3所示，线14ab上的二进制1.544兆位数据流由二进制多路复用器26所提供，后者对线18c上的二进制1.536兆位有效负载数据流和从DS1成帧位发生器30通过线28来的二进制8.0千位的成帧位流作出响应。
图5描述了用于组成一部分E1基本结构34的现有技术的双向线32，在欧洲和其它地方E1基本结构由很多这种线组成。在DS1线路的例子中，这类线路不必在双向对中成对使用，但可包括一对用于单方向内传送信息的单个铜线对。然而在大部分情况下该基本结构包括两对这样的铜线对，以提供双向性能。每一对铜线对在两个方向中的一个方向内运送三进制2.048兆符数据流。该三进制数据流运送1.920兆位的二进制有效负载加128千位的二进制成帧/CRC信息。现有的E1线路编码/解码块36a、36b相互间用双向线对32相连，而它们中每个又连至相应的成帧/CRC信息块38a、38b，以便交换128千位成帧/CRC信息，同时还和相应的二进制1.920兆位有效负载数据流40a、40b相交接。将能看到图5和图1非常相似。
图6相似于图2，它显示如何根据本发明使用图5的铜线对32去运送更多信息，同时还保持相同的E1符号率和成帧/CRC带宽。图5的现有E1线路编码/解码块36a、36b由新型混合E1线路编码/解码块42a、42b所替代，后者类似地用作互连E1线路32，但能够在两个方向内运送三进制2.048兆符数据流中的2.560兆位的二进制有效负载加上128千位的二进制成帧/CRC信息。每块混合E1线路编码/解码块42a、42b与相应的成帧/CRC信息块44a，44b相交接，以便交换128千位成帧/CRC信息，并且还与相应的二进制2.560兆位有效负载数据流46a、46b相交接。
类似于图3的例子，图7显示在线32a上的现有技术的三进制2.048兆符数据流，后者是线40c上的二进制1.920兆位有效负载数据流和从一个E1成帧/CRC字节发生器50通过线48传送的二进制128千位成帧数据流的组合，该128千位成帧数据流由二进制多路器52进行多路复用，从而在线36aa上向HDB3编码器36ab提供二进制2.048兆位数据流。此编码器36ab在图5的线32a上提供三进制2.048兆符数据流。
图7当然和图3相似，不同处在于可应用于在欧洲和其它地方流行的现有E1基本结构。
如已提到的，由于双极性编码把两个符号用作一个二进制状态，因此它没有充分使用它的能力来更有效地利用码空间以便尽可能达到高的信息率。例如，三个符号的三进制码能够代表33＝27个不同的组合。相反地，四位的二进制数据只产生24＝16个不同的组合。上面描述过的现有技术的AMI、B8ZS或HDB3线路码并不利用三进制码的更高的信息容量。
还如上面所提到的，已知的三进制编码过程包括将四个二进制位的连续组由地址转换成为三个三进制(4B/3T)符。由于四位的二进制字只需要27个可能的3—位数三进制码三符段中的16个，因此在选用三进制码时存在着不少灵活性。图8显示由ITTTelecommunications所开发并在技术上周知的用于T148跨度线中的4B/3T编码的例子。该系统为两个DS1信号(48个通道)提供T—载体传送，它使用比一个T1带宽(运送24个通道)高出差不多50％的带宽现技术的。二进制一至—三进制编码过程包括以下步骤：读入下一个要编码的连续的二进制有效负载半字节和现有差度值，并以二进制半字节和现有差度的值为基础，将二进制有效负载半字节(4位)转换为三位三进制三符段，也即选择一种能最有效地减少差度的三进制码。所选三进制码接着被输出，同为下一个转换更新差度值。接收端的逆过程并不选择码来控制差度，而是只使用统计学的帧检测方法来识别帧边界，对三进制码加以识别以及从中提取二进制信息。
又如已提到的，图1的线12a上的1.544兆位的二进制DS1数据被组织在每个包括193个二进制位相同的帧中。这些帧以8千赫的频率重复着。该DS1二进制帧包括192位有效负载和1位成帧信息。
为了本发明的目的，一个“三符段(tribble)”定义为3个三进制符，后者可用于替代技术中早就知道的二进制“半字节”的4个二进制位。图9a和9b一起显示根据本发明的三进制和二进制编码帧之间的线路码位置关系，例如根据所述情况和下面进一步在图10中公开的内容，将图8的三进制/二进制码表只用于192三进制有效负载荷，而将一个特定的单独的码用于成帧符。
图10显示一个新型1B/1T编码表，用于根据本发明将诸如图9a和9b中所示众多二进制成帧位55a、55b的每一位那样的成帧数据编码为相应的三进制成帧符56a、56b。该三进制编码成帧符56a示为类DS1的125微秒帧58中的一个193个符数据流的一部分，该帧58具有成帧符56a加上192个三进制有效负载符60。192个三进制有效负载符60示为组织成64个分开的“三符段”，后者是一个撰造的字，此处用于描述一个用于将相应的4位二进制半字节加以编码的三符单元。例如，使用图8的表将二进制信息编码为三进制信息，三符段62代表了二进制半字节64的三进制编码结果。这可以在DS1物理基本结构上根据本发明实现更有效的传送，并当用于64个半字节时，除成帧位外，安全对应于DS1带宽。这样一来三符段的麻烦是它们并不完全对应于DS1帧中半字节或字节边界。如这里遵循现有技术的T148方法，则成帧位将和数据位一起无差别地编码，并且在接收端统计学地加以检测。
换言之，在现有技术的T148跨度中，二进制有效负载位和成帧位的编码是无差别的。在每个帧边界的1位二进制成帧位和3位二进制数据位事实上被编码为一个三符号的三进制码，同时在接收端需用一个统计学三符段检测器来确定三符段的边界。本发明提供能力可将编码的三符段与成帧符分开，从而不再需要统计学三符段检测，并允许继续使用可能早已推广的现有DS1帧检测技术和硬件，与此同时还保留成帧带宽所提供的全部其它现有和将来的能力。
根据本发明，成帧位是用不同方法编码的，也即用一种方法保证有效负载三符段和帧边界对准。这是利用图10的表对成帧位完成的。这样一来，图9所示的作为256个二进制有效负载位的64个二进制半字节可编码为包含在64个相应的三符段中的192个三进制有效负载符，包括这些64个二进制半字节的2.048兆位的有效负载全都确切地包含在1.536兆符的带宽内。当分别编码的成帧符56a加到帧58内时，带宽上升至1.544兆符，这完全对应于传统的DS1带宽，即每秒1.544兆符的通信率。在这种下，现有的DS1成帧技术、帧检测技术和帧位能力都可继续使用。
如上所述，图10显示了一种方法，用于将从图9a和9b的2.056兆位二进制数据流中来的多个二进制成帧位编码为1.544兆位三进制数据流中相应的多个的三进制成帧符。该技术将在下面更详细地讨论。图9a和9b的例子显示一种混合4B/3T和1B/1T操作方法，它允许将二进制帧转换成为三进制帧，而在三进制三符段中成帧位和数据位置不互相混杂。
现参照图11，示出的线54a上的二进制2.048兆位有效负载数据流对应于图9所示包括64个半字节的256二进制有效负载位65。4B/3T编码器66将线54a上的二进制数据流编码为线68上的三进制数据流，后者对应于图9a和9b中组织为64个单独的三符段的192个三进制有效负载符60，其中每个单独的三符段对应于图9a和9b的二进制数据流的265个二进制有效负载位65中的一个半字节。在线68上的该三进制数据流和线72上的三进制8.0千符成帧数据流一起在三进制多路复用器70中进行多路复用，从而在线74a上提供一个三进制1.544兆符数据流，后进对应于每一帧58中以三进制格式出现的192个三进制有效负载符和一个成帧符。应该注意到64个三符段相对于帧边界排列起来而不重叠，因此在接收端可以容易地应用现有技术找到它们。
根据本发明，可由一个选用的诸如1B/1T编码器76那样的编码器在线72上提供三进制8千符成帧数据流，编码器76将线78上的一个二进制8.0千位成帧数据流编码为线72上的三进制8.0千符成帧数据流，这可根据图10所示编码技术来完成。线78上的二进制8.0千位成帧数据流来自DS1成帧位发生器80。
如图12所示，运行中混合编码过程可包括一系列步骤，包括在步81a中确定下一批或下一个要编码的数据是成帧位还是有效负载。如是有效负载，则接着执行步81b，将来自线54a的下一个二进制有效负载半字节和来自总差度值块79a标在线79上的现有差度值一起输入4B/3T编码器66。编码器66按照图8所示并根据二进制半字节和现有差度的值将二进制有效负载半字节转换为三进制有效负载三符段。这些都在步81c个完成。接着执行步81d，其中编码器66将一个4B/3T三进制编码有效负载三符段输出至线68上，同时如在步81e个所标出的，将差度值加以更新。块79a的功能是对线81m上的4B/3T编码器差度值和线81L上的1B/1T编码器差度值作出响应，在线79上提供现有差度值。因此它的功能是在考虑或从4B/3T编码器66、或从1B/1T编码器76来的现有差度后确定总差度值。
当步81a确定下个要编码的是一个成帧位时，即执行步81f，其中从线78输入的下一个二进制成帧位和线79上的现有差度值一起输入至1B/1T编码器76。接着执行步81g，以便按照图10的表，以二进制位和现有差度为依据，将线78上提供的二进制成帧位转换为线72上的三进制成帧符。接着执行步81h，将一个1B/1T三进制编码成帧符输出到线72上。在这里，如步81e所标出，将差度值加以更新，并在线81L上向差度值块79a提供一个标志。
在图12的上述一系列步骤中没有提到的是必须有某种机构用于保证4B/3T和1B/1T编码器与有效负载和成帧周期对准。这可由硬件或软件，或两者的结合来完成，这对于本领域技术的人中是显然的。图13中示出一般方法，其中步81j中检验是否对准，这可由任何所选用硬件或软件机构完成，而如果发现未曾对准，则如步81K所标出，要采取适当步骤将编码器与二进制组码和有效负载周期边界对准。
另一个未提到的是需要一个确切的机构用于当二进制半字节值存在多个选择时选用恰当的三进制信息。这在现有技术中是早已知道的，一般情况下可以说包括下一方法：选用能最有效地减少差度的三进制码。这里不必对此详加描述。
图14和图11相似，不同点是可应用于流行于欧洲和其它地方的图6的2.048兆位E1电气传送基本结构34所用混合线路编码格式。这类基本结构设计来传送2.048兆符三进制数据流，并且和流行于北美和其它地方的以前讨论过的三进制1.544兆符数据流一样，具有效率低的缺点。
图14中，如图15中所示320个二进制有效负载位83那样的在线82a上的二进制2.560兆位有效负载数据流被提供给4B/3T编码器84，后者将线82a上的信号编码为如图15a＝15c所示的240个三进制有效负载符86，后者也由图14中线88上的信号所代表。如上所述，图7的2.048兆位的二进制E1数据包括8，000个相同的包含336二进制位的帧。该E1二进制帧包括320个二进制有效负载位83，1个成帧字节90和一个CRC/信号字节92，所有这些都包含在一个125微秒帧94内。
图14的线88上的三进制1.920兆符有效负载数据流和线98上的三进制128千符帧/CRC数据流同时送至三进制多路通信器96。该三进制多路复用器96向线32c上提供一条2.048兆符数据流，后者包括在图14的线88上提供的图15a-15c所示240个三进制有效负载符86及在图14的线98上提供的图15a所示CRC/信号符102和成帧符104。
和图11的情况相类似，根据本发明，如1B/1T编码器106那样的编码器对图14所示由E1成帧/CRC字节发生器110向线108上所提供的、如图15a所示CRC/信号字节92和成帧字节90的二进制128千位成帧/CRC数据流作出响应。
如图11中一样，4B/3T编码器84通过线111向块112传送差度信息，以确定在线113上所标出的总差度。类似地，在向线98提供三进制帧字节或CRC/信号字节的同时，也向线114提供1B/1T差度值信号。
图16描述的解码硬件在图1的现有技术，可在图1的现有DS1线路编码/解码块14a、14b和成帧块16a、16b中的每一块中找到，它和较3所示编码器14aa和其它硬件一起使用。线12b上的三进制1.544兆符数据流输入至一个AMI或B8ZS解码器14ac，后者接着在线14ag上向DS1成帧器14ad和成帧位消除块14ae提供一条二进制1.544兆位数据流。该DS1成帧器和成帧位消除块一起在图1的线18f上提供二进制1.536兆位有效负载数据流。
图17显示了根据本发明的解码器，它在图2的混合DS1线路编码/解码块20a和成帧块24a中运行，并和图11所示编码器一起使用。
图18显示了图17的1T/1B解码器20ab中部分地执行的程序，它从步骤20ac开始，其中在线74b上将下一个三进制输入信号输入至1T/1B解码器20ab，如图18的步骤20ad所标出，用图10的表将三进制符转换成二进制位。如步骤20af所标出，对于每一个这些输入的三进制信号，在线20as上即输出一个二进制位主DS1成帧器20ae，它用于检测一个固定的二进制模式，例如步骤20ag中所标出的DS1成帧模式。这在线20ah上向成帧位消除块20ai提供一个标志，标志着线74b上一个特定的输入的三进制符是一个成帧符。
图19显示图17中成帧消除块20ai和3T/4B解码器20aj所执行的步骤当在20ah上从DS1成帧器20ae收到标志标明该特定输入的三进制符是一个成帧符时，在步骤20ak中成帧符消除块20ai作出判断：下一个要解码的数据是一个成帧符，因此如图19的步骤20al中所标出，将该三进制符丢掉。另一方面，对于那些检测出不是成帧符的符号，在步骤20ak作出判断认为下一个要解码的数据是有效负载符后，该符号在线20t上提供给3T/4B解码器20aj，接着由3T/4B解码器20aj执行一连串步骤20am、20an、20ap，包括步20an中如图8所示，根据该三进制三符段的值将该三进制有效负载符转换为二进制有效负载半字节。接着如图19中步20ap所标出的，3T/4B解码器将从表中得到的二进制半字节输出至图17和2的线54b上。
再回来参照图18，由图17的1T/1B解码器20ab不停地执行前面三步，直至DS1成帧器20ae检测到一个成帧位，在此以后，由先前描述的传送主成帧位消除块20ai和3T/4B解码器20ai的输出量完成成帧。图18还显示了一对一般化的步骤20aq，20ar，用于检验3T/4B解码器与三进制有效负载和成帧周期边界的对准情况，如是对准的，则不需采取任何步骤，如没有对准，则完成对准操作。如上面描述的编码情况一样，这可单独由硬件或软件或两者结合起来自动地完成。
类似于图16，图20显示一个现有技术的HDB3了解码器36ab，后者对线32b(参看图5)上的三进制2.048兆符数据流作出响应，将一条被解码的二进制数据流在线36ac上送至E1成帧器36ad，后者对线36ac上的被解码的二进制数据流作出响应，在线36ac上向成帧/CRC/信号字节消除块36af标出二进制有效负载位置，从而在线40f(参看图5)上提供二进制1.920兆位有效负载数据流，根据本发明，如图21所示，线32b(参看图6)上的三进制2.048兆符数据流被提供给图6的混合E1路线路编码/解码块42a内的一个1T/1B解码器42ab，其中E1成帧器42ac在线42af上提供一个信号给成帧/CRC符消除块42ad，后者又在线42ag上提供一条三进制有效负载数据流给3T/4B解码器，这里三进制有效负载和成帧信号被解码，从而在图6的线82b上提供二进制2.560兆位的有效负载数据流。图18和19的流程图同样适用于图21。
虽然本发明已结合一个最佳模式实施例加以显示和描述，本领域技术人员应该了解，在不背离本发明的实质和范围的情况下可在形式和细节上作出前述的和不同的其它修改、删除和附加。