半导体器件及其制造方法 本发明涉及半导体器件及其制造方法，特别是涉及在一个芯片内制成多种晶体管的半导体器件及其制造方法。
作为在一个芯片内制成多种晶体管(例如要求规格不同的)的半导体器件及其制造方法，以下举出4个现有例进行说明。
《第1现有例》
《DRAM的整体构成》
首先，作为第1现有例，对于在内部制成多种晶体管的DRAM600的构成和制造方法进行说明。在图76中示出DRAM600的构成(单元配置)。
DRAM600不仅具备存储数据的存储单元阵列部601，而且还具备外围电路部(地址缓冲器602、X译码器603、Y译码器604)、行/列时钟部605、I/O总线部606、更新部607和读出放大器部608等。
上述任一个部分都由晶体管构成，但对于各个部分要求不同的特性。例如，在存储单元阵列部601中，为了防止因漏泄电流引起的数据的消失，要求低的漏泄电流。此外，在外围电路部中，由于进行高速工作，故要求电流较大。再者，读出放大器部608中为了区别高电平和低电平，例如必须在高电平的一半的电压下工作。因此，对于使用于读出放大器部608的晶体管，要求在低电压下工作。即，在1个芯片的DRAM内，必须有特性不同的多种晶体管。
例如，若比较阈值的话，则必须将存储单元阵列部的晶体管的阈值定为约1V、将外围电路部的晶体管的阈值定为约0.8V、将读出放大器部的晶体管的阈值定为约0.4V。
《各晶体管的构成》
为了在1个芯片内制成这些特性不同地晶体管，在以往通过使沟道掺杂层的杂质剖面分布与晶体管相一致地变化来解决这个问题。以下，对于使沟道掺杂的杂质浓度根据晶体管而变化的例子进行说明。
图77是根据现有的制造方法制造的DRAM的构成例(局部图)，分别示出在读出放大器部、外围电路部、存储单元阵列部中使用的N沟道型MOS晶体管T1～T3的剖面。
在图77中，N沟道型MOS晶体管T1～T3在同一个半导体衬底1(P型)上形成的P型阱层101内形成。通过在阱层101内形成的沟道断开层(cut layer)102和LOCOS层2将阱层101进行元件间分离，N沟道型MOS晶体管T1～T3分别在元件间分离开的区域中形成。
读出放大器部的N沟道型MOS晶体管T1具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对低掺杂漏层(以下称为LDD层)107。
然后，在LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4。此外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。此外，在栅电极4的下层的阱层101内形成沟道掺杂层103。
外围电路部的N沟道型MOS晶体管T2具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对LDD层107。
然后，在LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4。此外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。此外，在栅电极4的下层的阱层101内形成沟道掺杂层104。
存储单元阵列部的N沟道型MOS晶体管T3具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对LDD层107。
然后，在源·漏层106和LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4。此外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。此外，在栅电极4的下层的阱层101内形成沟道掺杂层105。再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层106的结构，成为连续地配置该结构的构成。
在表1中示出N沟道型MOS晶体管T1～T3的构成诸要素。
【表1】读出放大器部(T1)外围电路部(T2)存储单元阵列部(T3)场氧化膜厚4000埃4000埃4000埃栅氧化膜厚100埃100埃100埃栅电极膜厚2000埃2000埃2000埃栅杂质浓度5×1020/cm35×1020/cm35×1020/cm3侧壁1000埃1000埃1000埃阱B 700keV 1×1013/cm2B 700keV 1×1013/cm2B 700keV 1×1013/cm2沟道断开层B 130keV 5×1012/cm2B 130keV 5×1012/cm2B 130keV 5×1012/cm2沟道掺杂层B 50keV 1×1012/cm2B 50keV 3×1012/cm2B 50keV 5×1012/cm2LDDAs 30keV 1×1013/cm2As 30keV 1×1013/cm2As 30keV 1×1013/cm2源/漏As 50keV 5×1015/cm2As 50keV 5×1015/cm2As 50keV 5×1015/cm2热处理 850℃ 60分钟
在表1中，N沟道型MOS晶体管T1～T3的各自的沟道掺杂层形成时的杂质剂量为1×1012/cm2、3×1012/cm2、5×1012/cm2。再有，注入杂质都是硼(B)，注入能量都是50keV。
此外，在图78中示出在图77中已示出的读出放大器部、外围电路部和存储单元阵列部的N沟道型MOS晶体管T1-T3中的沿A-A’、B-B’和C-C’线的剖面部分的杂质剖面分布。
在图78中，在横轴上表示剖面方向的位置(深度)，在纵轴上表示杂质浓度。再有，向着图，从左侧开始，横轴依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(体硅层)。
如表1中所示，栅电极中的杂质浓度是这样的，在任一个晶体管中都以相同的量均匀地形成，故用重叠的直线表示A-A’、B-B’和C-C’线，但在阱层中，如以上所说明的那样，对阈值的要求越低的晶体管(按T1＜T2＜T3的顺序)，其沟道掺杂量越少，在氧化膜-体界面处的杂质浓度越低。再有，各剖面分布的峰的位置与各自的沟道掺杂层的形成位置大致相等。
《各晶体管的制造方法》
以下，使用图79～图84说明图77中示出的读出放大器部、外围电路部和存储单元阵列部的N沟道型MOS晶体管T1～T3的制造方法。
首先，在图79中示出的工序中，在P型半导体衬底1的表面利用LOCOS法形成厚度为例如4000埃的LOCOS层(场氧化膜)2。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底1内形成P型的阱区101。再有，为了在半导体衬底1内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。接着例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底1内形成沟道断开层102。再有，以和LOCOS层2一起形成元件间分离区那种形状来形成沟道断开层102。
其次，在图80中示出的工序中，在阱区101内的预定位置形成与读出放大器部的晶体管T1相一致的杂质浓度最低的沟道掺杂层103。此时，也在外围电路部和存储单元阵列部的晶体管T2和T3的形成区域中形成沟道掺杂层103。再有，沟道掺杂层103的形成，例如通过以50keV的能量、1×1012/cm2的剂量注入硼离子来进行。
其次，在图81中示出的工序中，在读出放大器部的上部形成抗蚀剂掩模R201，在外围电路部和存储单元阵列部的沟道掺杂层103中有选择地追加注入杂质，形成与外围电路部的晶体管T2相一致的杂质浓度的沟道掺杂层104。此时，在存储单元阵列部的晶体管T3的形成区域中形成沟道掺杂层104。再有，沟道掺杂层104的形成，例如通过以50keV的能量、2×1012/cm2的剂量注入硼离子来进行。
其次，在图82中示出的工序中，在读出放大器部和外围电路部的上部形成抗蚀剂掩模R202，在存储单元阵列部的沟道掺杂层104中有选择地追加注入杂质，形成与存储单元阵列部的晶体管T3相一致的杂质浓度的沟道掺杂层105。再有，沟道掺杂层105的形成，例如通过以50keV的能量、2×1012/cm2的剂量注入硼离子来进行。
其次，在图83中示出的工序中，在半导体衬底1的主面上利用热氧化法形成了成为栅氧化膜3的氧化膜31后，在其上用CVD法形成例如掺杂多晶硅层41作为栅电极材料。再有，氧化膜31的厚度约为100埃，掺杂多晶硅层41的厚度约为2000埃，使用磷(P)作为该杂质，浓度约为5×1020/cm3。
其次，在图84中示出的工序中，在掺杂多晶硅层41的上部形成抗蚀剂掩模R203，利用图形刻蚀形成栅电极4和栅氧化膜3。
其次，在读出放大器部、外围电路部和存储单元阵列部中利用离子注入形成了LDD层107后，在栅氧化膜3和栅电极4的侧面形成厚度约为1000埃的侧壁氧化膜5。然后，以侧壁氧化膜5为掩模，通过利用离子注入形成源·漏层106，可得到图77中示出的DRAM的构成。
这里，LDD层107例如通过以30keV的能量、1×1013/cm2的剂量注入砷(As)离子来形成。此外，源·漏层106例如以50keV的能量、5×1015/cm2的剂量注入砷(As)离子后，通过在850℃下进行60分钟的退火来形成。
再有，其后，经过电容器形成、层间绝缘膜的形成、布线层的形成工序等来形成DRAM，但省略这些工序的说明和图示。
《现有的DRAM的问题》
如以上所说明的那样，在现有的DRAM中，由于在1个芯片内制成读出放大器部、外围电路部和存储单元阵列部中使用的、特性不同的晶体管，故通过与晶体管相一致地改变沟道掺杂层的杂质浓度来进行阈值的调整。
但是，如沟道掺杂层的杂质浓度变高，则与阈值上升的同时，由于例如在扩散层与衬底的结部分处的杂质浓度变高，来自扩散层的漏泄电流(扩散层漏泄)变大。即，阈值和扩散层漏泄存在折衷(tradeoff)关系，阈值一确定，也就在同一意义上确定了漏泄电流，由于两者的折衷关系，电路设计受到了制约。
《第2现有例》
《快速(flash)存储器的整体构成》
作为第2现有例，说明其内部制成多种晶体管的快速存储器700的构成和制造方法。
图85示出快速存储器700的构成(单元配置)。一般来说，快速存储器与DRAM相比的不同点是，在写入操作或消去操作中使用例如10V那样的高电压。因此，在图85中示出的快速存储器700中，作为升压电路备有充电泵(charge pump)电路710。
而且，快速存储器700不仅备有存储数据的存储单元阵列部701，也备有在升压后被使用的X译码器703和Y译码器704等的高耐压部、外围电路部(例如，地址缓冲器702、行/列时钟部705、I/O总线部706、数据寄存部707、读出放大器部708、操作控制部709)等。上述的哪一个部位都利用晶体管来构成，但由于使用电压的差异，需要几种特性不同的晶体管。
例如，在存储单元阵列部701中的晶体管中，为了保证隧道氧化膜的可靠性，需要例如约为100埃的氧化膜的厚度。但是，在外围电路部中为了进行高速操作要求电流较大，其氧化膜的厚度与存储单元阵列部701相比大多设定得较薄。但是，在高耐压部中，需要能耐10V的电压的晶体管。因此，例如需要使用250埃那样厚的氧化膜。即，在1个芯片的快速存储器内需要氧化膜厚度不同的几种晶体管。
《各晶体管的构成》
以下，对于根据晶体管使氧化膜厚度变化的例子进行说明。图86是根据现有的制造方法制造的快速存储器的构成例(局部图)，分别示出高耐压部、外围电路部、存储单元阵列部中使用的N沟道型MOS晶体管T11～T13的剖面。
在图86中，N沟道型MOS晶体管T11～T13在同一半导体衬底21(P型)上形成了的P型阱层121内形成。阱层121通过在阱层121内已形成的沟道断开层122和LOCOS层22进行元件间分离，N沟道型MOS晶体管T11～T13分别在元件间分离开的区域中形成。
高耐压部的N沟道型MOS晶体管T11具备在阱层121内独立地平行地形成的1对源·漏层126和与该源·漏层126的相对的边缘部分相接而形成的1对LDD层127。
然后，在LDD层127的上部形成栅氧化膜26，在该栅氧化膜26的上部形成栅电极29。此外，在栅氧化膜26和栅电极29的侧面形成侧壁氧化膜30。此外，在栅电极29的下层的阱层121内形成沟道掺杂层123。
外围电路部的N沟道型MOS晶体管T12具备在阱层121内独立地平行地形成的1对源·漏层126和与该源·漏层126的相对的边缘部分相接而形成的1对LDD层127。
然后，在LDD层127的上部形成栅氧化膜25，在该栅氧化膜25的上部形成栅电极29。此外，在栅氧化膜25和栅电极29的侧面形成侧壁氧化膜30。此外，在栅电极29的下层的阱层121内形成沟道掺杂层124。
存储单元阵列部的N沟道型MOS晶体管T13具备在阱层121内独立地平行地形成的1对源·漏层126，在该源·漏层126的边缘部分的上部形成隧道氧化膜23，在该隧道氧化膜23的上部依次形成浮栅电极27、层间绝缘膜24、控制栅电极28。
此外，隧道氧化膜23、浮栅电极27、层间绝缘膜24、控制栅电极28的侧面形成侧壁氧化膜30。
此外，在浮栅电极27的下层的阱层121内形成沟道掺杂层125。再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层126的结构，成为连续地配置该结构的构成。
图86中示出的快速存储器中，其特征的方面在于，高耐压部的N沟道型MOS晶体管T11的栅氧化膜26的厚度最厚，按存储单元阵列部的N沟道型MOS晶体管T13的隧道氧化膜23、外围电路部的N沟道型MOS晶体管T12的栅氧化膜25的顺序厚度变薄。
在图87中示出各栅氧化膜的厚度。在图87中，从横轴左侧开始依次表示高耐压部、外围电路部、存储单元阵列部的各自的N沟道型MOS晶体管。
再有，在表2中示出N沟道型MOS晶体管T11～T13的构成诸要素。
【表2】高耐压部(T11)外围电路部(T12)存储单元阵列部(T13)场氧化膜厚4000埃4000埃4000埃栅氧化膜厚250埃80埃100埃浮栅电极膜厚…………1000埃浮栅杂质浓度…………1×1020/cm3层间绝缘膜厚…………TEOS/Si3N4/TEOS-100/100/100埃控制栅电极膜厚2000埃2000埃2000埃控制栅杂质浓度5×1020/cm35×1020/cm35×1020/cm3侧壁2000埃2000埃2000埃阱B 700keV 1×1013/cm2B 700keV 1×1013/cm2B 700keV 1×1013/cm2沟道断开层B 130keV 5×1012/cm2B 130keV 5×1012/cm2B 130keV 5×1012/cm2沟道掺杂层B 50keV 5×1012/cm2B 50keV 5×1012/cm2B 50keV 5×1012/cm2LDDAs 30keV 1×1013/cm2As 30keV 1×1013/cm2……源/漏As 50keV 5×1015/cm2As 50keV 5×1015/cm2As 50keV 5×1015/cm2热处理 850℃ 60分钟
在表2中，N沟道型MOS晶体管T11～T13的各自的栅氧化膜的厚度为250埃、80埃、100埃。
《各晶体管的制造方法》
以下使用图88～101说明图86中示出的高耐压部、外围电路部、存储单元阵列部的各自的N沟道型MOS晶体管T11～T13的制造方法。
首先，在图88中示出的工序中，在P型半导体衬底21的表面利用LOCOS(局部氧化)法形成厚度例如为4000埃的LOCOS层(场氧化膜)22。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底21内形成P型的阱区121。再有，为了在半导体衬底21内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。接着例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底21内形成沟道断开层122。再有，以和LOCOS层22一起形成元件间分离区那种形状来形成沟道断开层122。
其次，在阱区121内的高耐压部、外围电路部、存储单元阵列部的各自的预定位置形成沟道掺杂层120。再有，沟道掺杂层120的形成，例如通过以50keV的能量、5×1012/cm2的剂量注入硼离子来进行。
其次，在图89中示出的工序中，在半导体衬底21的主面上利用热氧化法形成了成为隧道氧化膜23的氧化膜231后，在其上用CVD法形成例如掺杂多晶硅层271作为栅电极材料。再有，氧化膜231的厚度约为100埃，掺杂多晶硅层271的厚度约为1000埃，使用磷(P)作为该杂质，浓度约为1×1020/cm3。
其次，在图90中示出的工序中，在存储单元阵列部中的掺杂多晶硅层271的上部中有选择地形成抗蚀剂掩模R221。此时，抗蚀剂掩模R221沿存储单元阵列部的栅宽度方向形成。然后，利用各向异性刻蚀除去未被抗蚀剂掩模R221覆盖的部分的掺杂多晶硅层271。在图91中示出该状态。
图91是从上面一侧(形成抗蚀剂掩模R221的一侧)观察图90的平面图，在存储单元阵列部中，将抗蚀剂掩模R221形成为呈规则排列的矩形的岛状。再有，将抗蚀剂掩模R221形成为覆盖于呈矩形的岛状的有源层AL上和其周围的LOCOS层LL上。此外，由于在高耐压部和外围电路部中未形成抗蚀剂掩模R221，故露出有源层AL。再有，在图91中，为了容易判断抗蚀剂掩模R221的下部的构成，故部分地除去抗蚀剂掩模R221，使之能看到有源层AL和LOCOS层LL，但这是权宜的方法。
其次，在除去抗蚀剂掩模R221后，在图92中示出的工序中，掺杂多晶硅层271上利用CVD法形成作为层间绝缘膜24的绝缘膜241，该层间绝缘膜24对浮栅电极和控制栅进行绝缘。再有，该膜成为依次层叠TEOS(四乙氧基硅烷)膜、氮化膜(Si3N4)、TEOS膜的构成，各自的膜厚都是100埃。此外，有时也将层间绝缘膜24称为ONO膜。此外，在高耐压部和外围电路部上也形成绝缘膜241。
其次，在图93中示出的工序中，用抗蚀剂掩模R222覆盖存储单元阵列部的绝缘膜241，全部除去其他区域的绝缘膜241。此时，在其他的区域中也除去氧化膜231。在图94中示出该状态。
图94是从上面一侧(形成抗蚀剂掩模R222的一侧)观察图93的平面图，将抗蚀剂掩模R222形成为覆盖整个存储单元阵列部，但由于在高耐压部和外围电路部中未形成抗蚀剂掩模R222，故露出有源层AL。
其次，在除去抗蚀剂掩模R222后，在图95中示出的工序中，在整个半导体衬底21的主面上利用热氧化法形成作为栅氧化膜26的氧化膜261。此时存储单元阵列部上的绝缘膜241因为含有氮化膜，所以不会被氧化，可保持其厚度。再有，氧化膜261的厚度约为170埃。
其次，在图96中示出的工序中，用抗蚀剂掩模R223覆盖外围电路部以外的区域，利用湿法刻蚀除去外围电路部上的氧化膜261。在图97中示出该状态。
图97是从上面一侧(形成抗蚀剂掩模R223的一侧)观察图96的平面图，将抗蚀剂掩模R223形成为覆盖整个存储单元阵列部和高耐压部，但由于在外围电路部中未形成抗蚀剂掩模R223，故露出有源层AL。
其次，在除去抗蚀剂掩模R223后，在图98中示出的工序中，利用热氧化法形成作为栅氧化膜25的氧化膜251。此时存储单元阵列部上的绝缘膜241因为含有氮化膜，所以不会被氧化，可保持其厚度，但在高耐压部中氧化膜261生长，膜厚增加。再有，氧化膜251的厚度约为80埃，氧化膜261生长到约250埃。
其次，在图99中示出的工序中，在半导体衬底21的整个主面上用CVD法形成例如掺杂多晶硅层291作为栅电极材料。再有，掺杂多晶硅层291的厚度约为2000埃，使用磷(P)作为该杂质，浓度约为5×1020/cm3。
其次，在图100中示出的工序中，在掺杂多晶硅层291的上部形成抗蚀剂掩模R224，并进行图形刻蚀。在图101中示出该状态。
图101是从上面一侧(形成抗蚀剂掩模R224的一侧)观察图100的平面图，将抗蚀剂掩模R224形成为垂直于矩形的有源区AL。
通过该图形刻蚀，在高耐压部中形成栅氧化膜26和栅电极29，在外围电路部中形成栅氧化膜25和栅电极29，在存储单元阵列部中形成隧道氧化膜23、浮栅电极27、层间绝缘膜24、控制栅电极28。
其次，在高耐压部、外围电路部中利用离子注入形成了LDD层127后，在栅氧化膜26和栅电极29的侧面、在栅氧化膜25和栅电极29的侧面、在隧道氧化膜23、浮栅电极27、层间绝缘膜24、控制栅电极28的侧面形成厚度约为1000埃的侧壁氧化膜30。然后，通过以侧壁氧化膜30为掩模，利用离子注入形成源·漏层126，可得到图86中示出的快速存储器的构成。
在这里，LDD层127例如通过以30keV的能量、1×1013/cm2的剂量注入砷离子来形成。此外，源·漏层126例如以50keV的能量、5×1015/cm2的剂量注入砷离子后，通过在850℃下进行60分钟的退火来形成。
再有，其后，经过电容器形成、层间绝缘膜的形成、布线层的形成工序等来形成快速存储器，但省略这些工序的说明和图示。
《现有的快速存储器的问题》
如以上所说明的那样，在现有的快速存储器中，与现有的DRAM相同，由于阈值和扩散层漏泄存在折衷关系，电路设计受到了制约。
此外，因为需要在1个芯片的快速存储器内形成氧化膜厚度不同的几种晶体管，所以产生分几次形成氧化膜的情况。例如，在高耐压部中，氧化膜261经过除去抗蚀剂掩模R223的工序(图96)等，在形成氧化膜251时再次进行生长(图98)。即，氧化膜261分成2次来形成。因此，产生下述问题：杂质混入的机会增加，栅氧化膜26的可靠性变差，膜厚的可控性变坏，高耐压部的N沟道型MOS晶体管T11可靠性受到损害等。
《第3现有例》
《具有逻辑电路的DRAM的整体构成》
其次，作为第3现有例，说明具有逻辑电路的DRAM(以后称为LOGICin DRAM)800的构成和制造方法。
LOGIC in DRAM 800是通过在同一芯片内制成逻辑电路，与将制作成独立的另外芯片的DRAM和逻辑电路组合起来使用的情况相比，可实现高性能和低成本的装置。
如图102所示，LOGIC in DRAM 800大致分为逻辑部和DRAM部。在这里，在逻辑部中要求高速，即要求高驱动能力和低电容。此外，在DRAM部中，如前面所述，包含要求低漏泄电流的存储单元阵列部和在低电压下工作的读出放大器部。即，在1个芯片的LOGIC in DRAM 800中需要特性不同的几种晶体管。
《各晶体管的构成》
为了在1个芯片内制成这种特性不同的几种晶体管，在以往是通过使沟道掺杂层的杂质剖面分布或氧化膜厚度与晶体管相一致地改变来对应的。以下，说明在DRAM部中使沟道掺杂层的杂质浓度根据晶体管来变化的例子以及在逻辑部中使氧化膜厚度根据晶体管来变化的例子。
图103是根据现有的制造方法制造的LOGIC in DRAM 800的构成例(局部图)，分布示出在逻辑部和DRAM部内使用的读出放大器部和存储单元阵列部中使用的N沟道型MOS晶体管T21～T23的剖面。
在图103中，N沟道型MOS晶体管T21～T23在同一个半导体衬底51(P型)上形成的P型阱层151内形成。通过在阱层151内形成的沟道断开层152和LOCOS层52将阱层151进行元件间分离，N沟道型MOS晶体管T21～T23分别在元件间分离开的区域中形成。
逻辑部的N沟道型MOS晶体管T21具备在阱层151内独立地平行地形成的1对源·漏层156和与该源·漏层156的相对的边缘部分相接而形成的1对LDD层157。
然后，在LDD层157的上部形成栅氧化膜54，在该栅氧化膜54的上部形成栅电极55。此外，在栅氧化膜54和栅电极55的侧面形成侧壁氧化膜56。此外，在栅电极55的下层的阱层151内形成沟道掺杂层155。
读出放大器部的N沟道型MOS晶体管T22具备在阱层151内独立地平行地形成的1对源·漏层156和与该源·漏层156的相对的边缘部分相接而形成的1对LDD层157。
然后，在LDD层157的上部形成栅氧化膜53，在该栅氧化膜53的上部形成栅电极55。此外，在栅氧化膜53和栅电极55的侧面形成侧壁氧化膜56。此外，在栅电极55的下层的阱层151内形成沟道掺杂层154。
存储单元阵列部的N沟道型MOS晶体管T23具备在阱层151内独立地平行地形成的1对源·漏层156和与该源·漏层156的相对的边缘部分相接而形成的1对LDD层157。
然后，在源·漏层156和LDD层157的上部形成栅氧化膜53，在该栅氧化膜53的上部形成栅电极55。此外，在栅氧化膜53和栅电极55的侧面形成侧壁氧化膜56。此外，在栅电极55的下层的阱层151内形成沟道掺杂层153。再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层156的结构，成为连续地配置该结构的构成。
在表3中示出N沟道型MOS晶体管T21～T23的构成诸要素。
【表3】逻辑部(T21)读出放大器部(T22)存储单元阵列部(T23)场氧化膜厚4000埃4000埃4000埃栅氧化膜厚60埃100埃100埃栅电极膜厚2000埃2000埃2000埃栅杂质浓度5×1020/cm35×1020/cm35×1020/cm3侧壁1000埃1000埃1000埃阱B 700keV 1×1015/cm2B 700keV 1×1015/cm2B 700keV 1×1015/cm2沟道断开层B 130keV 5×1012/cm2B 130keV 5×1012/cm2B 130keV 5×1012/cm2沟道掺杂层B 50keV 1×1013/cm2B 50keV 1×1012/cm2B 50keV 5×1012/cm2LDDAs 30keV 1×1013/cm2As 30keV 1×1013/cm2As 30keV 1×1013/cm2源/漏As 50keV 5×1015/cm2As 50keV 5×1015/cm2As 50keV 5×1015/cm2热处理 850℃ 30分钟
在表3中，N沟道型MOS晶体管T21～T23的各自的沟道掺杂层形成时的杂质剂量为1×1013/cm2、1×1012/cm2、5×1012/cm2。再有，注入杂质都是硼(B)，注入能量都是50keV。
此外，N沟道型MOS晶体管T21～T23的各自的栅氧化膜的厚度为60埃、100埃、100埃。
此外，在图104中示出在图103中已示出的逻辑部、读出放大器部和存储单元阵列部的N沟道型MOS晶体管T21～T23中的沿A-A’、B-B’和C-C’线的剖面部分的杂质剖面分布。
在图104中，在横轴上表示剖面方向的位置(深度)，在纵轴上表示杂质浓度。再有，向着图，从左侧开始，横轴依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(体硅层)。
如表3中所示，栅电极中的杂质浓度是这样的，在任一个晶体管中都以相同的量均匀地形成，故用重叠的直线(为了区别A-A’线在图面上用2条直线来表示)表示A-A’、B-B’和C-C’线，但在阱层中，在阈值的要求低的读出放大器部的晶体管中，其沟道掺杂量少，在氧化膜-体界面处的杂质浓度也低。再有，各剖面分布的峰的位置与各自的沟道掺杂层的形成位置大致相等。
此外，在图105中示出各栅氧化膜的厚度。在图105中，从横轴左侧起依次表示逻辑部、读出放大器部、存储单元阵列部的各自的N沟道型MOS晶体管。如图105所示，由于逻辑部中要求提高电流驱动能力，故与DRAM部的读出放大器部、存储单元阵列部相比，氧化膜的厚度变薄。
《各晶体管的制造方法》
以下，使用图106～图114说明图103中示出的逻辑部、DRAM部的读出放大器部和存储单元阵列部的N沟道型MOS晶体管T21～T23的制造方法。
首先，在图106中示出的工序中，在P型半导体衬底51的表面利用LOCOS法形成厚度为4000埃的LOCOS层(场氧化膜)52。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底51内形成P型的阱区151。再有，为了在半导体衬底51内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底51内形成沟道断开层152。再有，以和LOCOS层52一起形成元件间分离区那种形状来形成沟道断开层152。
其次，在图107中示出的工序中，在阱区151内的预定位置形成与读出放大器部的晶体管T22相一致的杂质浓度最低的沟道掺杂层154。此时，也在逻辑部和存储单元阵列部的晶体管T21和T23的形成区域中形成沟道掺杂层154。再有，沟道掺杂层154的形成，例如通过以50keV的能量、1×1012/cm2的剂量注入硼离子来进行。
其次，在图108中示出的工序中，在读出放大器部的上部形成抗蚀剂掩模R251，在逻辑部和存储单元阵列部的沟道掺杂层154中有选择地追加注入杂质，形成与存储单元阵列部的晶体管T23相一致的杂质浓度的沟道掺杂层153。此时，在逻辑部的晶体管T21的形成区域中形成沟道掺杂层153。再有，沟道掺杂层153的形成，例如通过以50keV的能量、4×1012/cm2的剂量注入硼离子来进行。
其次，在图109中示出的工序中，在读出放大器部和存储单元阵列部的上部形成抗蚀剂掩模R252，在逻辑部的沟道掺杂层153中有选择地追加注入杂质，形成与逻辑部的晶体管T21相一致的杂质浓度的沟道掺杂层155。再有，沟道掺杂层155的形成，例如通过以50keV的能量、5×1012/cm2的剂量注入硼离子来进行。
其次，在图110中示出的工序中，在半导体衬底51的主面上利用热氧化法形成作为栅氧化膜53的氧化膜531。再有，氧化膜531的厚度约为40埃。
其次，在图111中示出的工序中，用抗蚀剂掩模R253覆盖读出放大器部和存储单元阵列部的绝缘膜531，有选择地只除去逻辑部上的氧化膜531。
其次，在除去抗蚀剂掩模R253后，在图112中示出的工序中，在半导体衬底51的主面上利用热氧化法形成作为栅氧化膜54的氧化膜541。此时，读出放大器部和存储单元阵列部的氧化膜531生长，其膜厚增加。再有，氧化膜541的厚度约为60埃，氧化膜531的厚度生长到约100埃。
其次，在图113中示出的工序中，在氧化膜531和氧化膜541上用CVD法形成例如掺杂多晶硅层551作为栅电极材料。再有，掺杂多晶硅层551的厚度约为2000埃，使用磷(P)作为该杂质，浓度约为1×1020/cm3。
其次，在图114中示出的工序中，在掺杂多晶硅层551的上部形成抗蚀剂掩模R254，进行图形刻蚀。利用该图形刻蚀，在逻辑部中形成栅氧化膜54和栅电极55，在读出放大器部和存储单元阵列部中形成栅氧化膜53和栅电极55。
其次，在逻辑部、读出放大器部和存储单元阵列部中利用离子注入形成了LDD层157后，在逻辑部中，在栅氧化膜54和栅电极55的侧面，在读出放大器部和存储单元阵列部中，在栅氧化膜53和栅电极55的侧面形成厚度约为1000埃的侧壁氧化膜56。然后，以侧壁氧化膜56为掩模，通过利用离子注入形成源·漏层156，可得到图103中示出的LOGIC in DRAM的构成。
这里，LDD层157例如通过以30keV的能量、1×1013/cm2的剂量注入砷(As)离子来形成。此外，源·漏层156例如以50keV的能量、5×1015/cm2的剂量注入砷(As)离子后，通过在850℃下进行30分钟的退火来形成。
再有，其后，经过电容器形成、层间绝缘膜的形成、布线层的形成工序等来形成LOGIC in DRAM，但省略这些工序的说明和图示。
《现有的LOGIC in DRAM的问题》
如以上所说明的那样，在现有的LOGIC in DRAM中，由于在1个芯片内制成逻辑部、读出放大器部和存储单元阵列部等中使用的、特性不同的晶体管，故通过使沟道掺杂层的杂质浓度与晶体管相吻合地改变来调整阈值。
但是，如沟道掺杂层的杂质浓度变高，则与阈值上升的同时，由于例如在扩散层与衬底的结部分处的杂质浓度变高，扩散层漏泄电流变大。即，阈值和扩散层漏泄电流存在折衷关系，阈值一确定，也就在同一意义上确定了漏泄电流，由于两者的折衷关系，电路设计受到了制约。
此外，在逻辑部中，为了得到高驱动能力，需要形成厚度比其他部分薄的栅氧化膜。因此，因为需要在1个芯片的LOGIC in DRAM内形成氧化膜厚度不同的几种晶体管，所以产生分几次形成氧化膜的情况。例如，在读出放大器部和存储单元阵列部中，氧化膜531经过除去抗蚀剂掩模R253的工序(图111)等，在形成氧化膜541时再次进行生长(图112)。即，栅氧化膜53分成2次来形成。因此，产生下述问题：杂质混入的机会增加，栅氧化膜53的可靠性变差，读出放大器部和存储单元阵列部的N沟道型MOS晶体管T22～T23的可靠性受到损害等。
《第4现有例》
《具有逻辑电路的快速存储器的整体构成》
其次，作为第4现有例，说明具有逻辑电路的快速存储器(以后称为LOGIC in FLASH)900的构成和制造方法。
随着晶体管的微细化，与大容量化一起引人注目的开发目标之一是在1个芯片中制成微计算机的单片微型计算机。特别是例如，在1995的IEDMSHORT COURSE PROGRAM等中发表了将在1个芯片内制成快速存储器和MPU(微处理单元)的元件称为装载于快速存储器中的逻辑电路(1995 IEDM SHORT COURSE PROGRAM“埋入快速存储器应用、技术和设计”CLINTON KUO，MOTOROLA)。
在图115中示出一例。如图115所示，LOGIC in FLASH 900大致分为逻辑部和快速存储器部，在逻辑部中要求高速，即要求高驱动能力和低电容。
此外，在快速存储器部中，具有施加高电压的高耐压部和对隧道氧化膜要求高的可靠性的存储单元阵列部等。即，在1个芯片的LOGIC in FLASH内必须有特性不同的几种晶体管。
《各晶体管的构成》
为了在1个芯片内制成这些特性不同的晶体管，在以往通过根据晶体管改变氧化膜的厚度，或根据情况改变沟道掺杂层的杂质剖面分布来对应。以下，说明在根据晶体管改变氧化膜的厚度的同时，使沟道掺杂层的杂质浓度变化的例子。
图116是利用现有的制造方法制造的LOGIC in FLASH的构成图(局部图)，分别示出逻辑部和快速存储器部内的高耐压部和存储单元阵列部中的N沟道型MOS晶体管T31～T33的剖面。
在图116中，N沟道型MOS晶体管T31～T33在同一半导体衬底71(P型)上形成了的P型阱层171内形成。阱层171通过在阱层171内已形成的沟道断开层172和LOCOS层72进行元件间分离，N沟道型MOS晶体管T31～T33分别在元件间分离开的区域中形成。
逻辑部的N沟道型MOS晶体管T31具备在阱层171内独立地平行地形成的1对源·漏层176和与该源·漏层176的相对的边缘部分相接而形成的1对LDD层177。
然后，在LDD层177的上部形成栅氧化膜76，在该栅氧化膜76的上部形成栅电极79。此外，在栅氧化膜76和栅电极79的侧面形成侧壁氧化膜80。此外，在栅电极79的下层的阱层171内形成沟道掺杂层175。
快速存储器部中的高耐压部的N沟道型MOS晶体管T32具备在阱层171内独立地平行地形成的1对源·漏层176和与该源·漏层176的相对的边缘部分相接而形成的1对LDD层177。
然后，在LDD层177的上部形成栅氧化膜75，在该栅氧化膜75的上部形成栅电极79。此外，在栅氧化膜75和栅电极79的侧面形成侧壁氧化膜80。此外，在栅电极79的下层的阱层171内形成沟道掺杂层173。
快速存储器部中的存储单元阵列部的N沟道型MOS晶体管T33具备在阱层171内独立地平行地形成的1对源·漏层176，在该源·漏层176的边缘部分的上部形成隧道氧化膜73，在该隧道氧化膜73的上部依次形成浮栅电极77、层间绝缘膜74、控制栅电极78。
此外，隧道氧化膜73、浮栅电极77、层间绝缘膜74、控制栅电极78的侧面形成侧壁氧化膜80。
此外，在浮栅电极77的下层的阱层171内形成沟道掺杂层175。再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层176的结构，成为连续地配置该结构的构成。
图116中示出的快速存储器中，其特征的方面在于：高耐压部的N沟道型MOS晶体管T32的栅氧化膜75的厚度最厚，按存储单元阵列部的N沟道型MOS晶体管T33的隧道氧化膜73、逻辑部的N沟道型MOS晶体管T31的栅氧化膜76的顺序厚度变薄和高耐压部的N沟道型MOS晶体管T32的沟道掺杂层173的杂质浓度比其他的沟道掺杂层的杂质浓度低。
再有，在表4中示出N沟道型MOS晶体管T31～T33的构成诸要素。
【表4】逻辑部(T31)高耐压部(T32)存储单元阵列部(T33)场氧化膜厚4000埃4000埃4000埃栅氧化膜厚60埃250埃100埃浮栅电极膜厚………… 1000埃浮栅杂质浓度…………1×1020/cm3层间绝缘膜厚…………TEOS/Si3N4/TEOS-100/100/100埃控制栅电极膜厚2000埃2000埃2000埃控制栅杂质浓度5×1020/cm35×1020/cm35×1020/cm3侧壁1000埃1000埃1000埃阱B 700keV 1×1015/cm2B 700keV 1×1015/cm2B 700keV 1×1015/cm2沟道断开层B 130keV 5×1012/cm2B 130keV 5×1012/cm2B 130keV 5×1012/cm2沟道掺杂层B 50keV 1×1013/cm2B 50keV 1×1012/cm2B 50keV 1×1013/cm2LDDAs 30keV 1×1013/cm2As 30keV 1×1013/cm2……源/漏As 50keV 5×1015/cm2As 50keV 5×1015/cm2As 50keV 5×1015/cm2热处理 850℃ 30分钟
在表4中，N沟道型MOS晶体管T31～T33的各自的栅氧化膜的厚度为60埃、250埃、100埃。
在表4中，N沟道型MOS晶体管T32的沟道掺杂层173的杂质的杂质剂量为1×1012/cm2、N沟道型MOS晶体管T31和T33的沟道掺杂层175的杂质的杂质剂量1×1013/cm2。再有，注入杂质都是硼(B)，注入能量都是50keV。
此外，在图117中示出在图116中已示出的逻辑部、高耐压部和存储单元阵列部的N沟道型MOS晶体管T31～T33中的沿A-A’、B-B’和C-C’线的剖面部分的杂质剖面分布。
在图117中，在横轴上表示剖面方向的位置(深度)，在纵轴上表示杂质浓度。再有，向着图，从左侧开始，横轴依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(体硅层)。
如表4中所示，栅电极中的杂质浓度是这样的，在任一个晶体管中都以相同的量均匀地形成，故用重叠的直线(为了区别各自的线，在图面上用3条直线来表示)表示A-A’、B-B’和C-C’线，但在阱层中，在阈值的要求低的高耐压部的晶体管中，其沟道掺杂量少，在氧化膜-体界面处的杂质浓度也低。再有，各剖面分布的峰的位置与各自的沟道掺杂层的形成位置大致相等。
此外，在图118中示出各栅氧化膜的厚度。在图118中，从横轴左侧起依次表示逻辑部、高耐压部、存储单元阵列部的各自的N沟道型MOS晶体管。如图118所示，快速存储器部的高耐压部的氧化膜最厚，逻辑部中为了提高电流驱动能力，氧化膜最薄。
《各晶体管的制造方法》
以下使用图119～132说明图116中示出的逻辑部、快速存储器部的高耐压部和存储单元阵列部的各自的N沟道型MOS晶体管T31～T33的制造方法。
首先，在图119中示出的工序中，在P型半导体衬底71的表面利用LOCOS(局部氧化)法形成厚度例如为4000埃的LOCOS层(场氧化膜)72。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底71内形成P型的阱区171。再有，为了在半导体衬底71内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底71内形成沟道断开层172。再有，以和LOCOS层72一起形成元件间分离区那种形状来形成沟道断开层172。
其次，在高耐压部的晶体管T32的阱区171内形成杂质浓度最低的沟道掺杂层173。再有，沟道掺杂层173的形成，例如通过以50keV的能量、1×1012/cm2的剂量注入硼离子来进行。
其次，在逻辑部和存储单元阵列部的晶体管T31和T33的阱区171内注入杂质，形成与逻辑部和存储单元阵列部的晶体管T31和T33相一致的沟道掺杂层175。再有，沟道掺杂层175的形成，例如通过以50keV的能量、1×1013/cm2的剂量注入硼离子来进行。
其次，在图120中示出的工序中，在半导体衬底71的主面上利用热氧化法形成了成为隧道氧化膜73的氧化膜731后，在其上用CVD法形成例如掺杂多晶硅层771作为栅电极材料。再有，氧化膜731的厚度约为100埃，掺杂多晶硅层771的厚度约为1000埃，使用磷(P)作为该杂质，浓度约为1×1020/cm3。
其次，在图121中示出的工序中，在存储单元阵列部中的掺杂多晶硅层771的上部中有选择地形成抗蚀剂掩模R261。此时，抗蚀剂掩模R261沿存储单元阵列部的栅宽度方向形成。然后，利用各向异性刻蚀除去未被抗蚀剂掩模R261覆盖的部分的掺杂多晶硅层771。在图122中示出该状态。
图122是从上面一侧(形成抗蚀剂掩模R261的一侧)观察图121的平面图，在存储单元阵列部中，将抗蚀剂掩模R261形成为呈规则排列的矩形的岛状。再有，将抗蚀剂掩模R261形成为覆盖于呈矩形的岛状的有源层AL上和其周围的LOCOS层LL上。此外，由于在高耐压部和逻辑部中未形成抗蚀剂掩模R261，故露出有源层AL。再有，在图122中，为了容易判断抗蚀剂掩模R261的下部的构成，故部分地除去抗蚀剂掩模R261，使之能看到有源层AL和LOCOS层LL，但这是权宜的方法。
其次，在除去抗蚀剂掩模R261后，在图123中示出的工序中，在掺杂多晶硅层771上利用CVD法形成作为层间绝缘膜74的绝缘膜741，该层间绝缘膜74对浮栅电极和控制栅进行绝缘。再有，该膜成为依次层叠TEOS(四乙氧基硅烷)膜、氮化膜(Si3N4)、TEOS膜的构成，各自的膜厚都是100埃。此外，有时也将层间绝缘膜74称为ONO膜。此外，在高耐压部和逻辑部上也形成绝缘膜741。
其次，在图124中示出的工序中，用抗蚀剂掩模R262覆盖存储单元阵列部的绝缘膜741，全部除去其他区域的绝缘膜741。(此时，在其他的区域中也除去氧化膜731。)在图125中示出该状态。
图125是从上面一侧(形成抗蚀剂掩模R262的一侧)观察图93的平面图，将抗蚀剂掩模R262形成为覆盖整个存储单元阵列部，但由于在高耐压部和逻辑部中未形成抗蚀剂掩模R262，故露出有源层AL。
其次，在除去抗蚀剂掩模R262后，在图126中示出的工序中，在整个半导体衬底71的主面上利用热氧化法全面地形成作为栅氧化膜75的氧化膜751。此时存储单元阵列部上的绝缘膜741因为含有氮化膜，所以不会被氧化，可保持其厚度。再有，氧化膜751的厚度约为190埃。
其次，在图127中示出的工序中，用抗蚀剂掩模R263覆盖逻辑部以外的区域，利用湿法刻蚀除去逻辑部上的氧化膜751。在图128中示出该状态。
图128是从上面一侧(形成抗蚀剂掩模R263的一侧)观察图127的平面图，将抗蚀剂掩模R263形成为覆盖整个存储单元阵列部和高耐压部，但由于在逻辑部中未形成抗蚀剂掩模R263，故露出有源层AL。
其次，在除去抗蚀剂掩模R263后，在图129中示出的工序中，在利用热氧化法形成作为栅氧化膜76的氧化膜761。此时存储单元阵列部上的绝缘膜741因为含有氮化膜，所以不会被氧化，可保持其厚度，但在高耐压部中氧化膜751生长，膜厚增加。再有，氧化膜761的厚度约为60埃，氧化膜751生长到约250埃。
其次，在图130中示出的工序中，在半导体衬底71的整个主面上用CVD法形成例如掺杂多晶硅层791作为栅电极材料。再有，掺杂多晶硅层791的厚度约为2000埃，使用磷(P)作为该杂质，浓度约为5×1020/cm3。
其次，在图131中示出的工序中，在掺杂多晶硅层791的上部形成抗蚀剂掩模R264，并进行图形刻蚀。在图132中示出该状态。
图132是从上面一侧(形成抗蚀剂掩模R264的一侧)观察图131的平面图，将抗蚀剂掩模R264形成为垂直于矩形的有源区AL。
通过该图形刻蚀，在逻辑部中形成栅氧化膜76和栅电极79，在高耐压部中形成栅氧化膜75和栅电极79，在存储单元阵列部中形成隧道氧化膜73、浮栅电极77、层间绝缘膜74、控制栅电极78。
其次，在逻辑部、高耐压部中利用离子注入形成了LDD层177后，在栅氧化膜76和栅电极79的侧面、在栅氧化膜75和栅电极79的侧面、在隧道氧化膜73、浮栅电极77、层间绝缘膜74、控制栅电极78的侧面形成厚度约为1000埃的侧壁氧化膜80。然后，通过以侧壁氧化膜80为掩模，利用离子注入形成源·漏层176，可得到图116中示出的快速存储器的构成。
在这里，LDD层177例如通过以30keV的能量、1×1013/cm2的剂量注入砷离子来形成。此外，源·漏层176例如以50keV的能量、5×1015/cm2的剂量注入砷离子后，通过在850℃下进行30分钟的退火来形成。
再有，其后，经过电容器形成、层间绝缘膜的形成、布线层的形成工序等来形成LOGIC in FLASH，但省略这些工序的说明和图示。
《现有的LOGIC in FLASH的问题》
如以上所说明的那样，在现有的LOGIC in FLASH中，由于在1个芯片内制成逻辑部、高耐压部和存储单元阵列部等中使用的、特性不同的晶体管，故通过使沟道掺杂层的杂质浓度与晶体管相吻合地改变来调整阈值。
但是，如沟道掺杂层的杂质浓度变高，则与阈值上升的同时，由于例如在扩散层与衬底的结部分处的杂质浓度变高，扩散层漏泄电流变大。即，阈值和扩散层漏泄电流存在折衷关系，阈值一确定，也就在同一意义上确定了漏泄电流，由于两者的折衷关系，电路设计受到了制约。
此外，在逻辑部中，为了得到高驱动能力，需要形成厚度比其他部分薄的栅氧化膜。因此，因为需要在1个芯片的快速存储器内形成氧化膜厚度不同的几种晶体管，所以产生分几次形成氧化膜的情况。例如，在高耐压部等中，氧化膜751经过除去抗蚀剂掩模R263的工序(图127)等，在形成氧化膜761时再次进行生长(图129)。即，栅氧化膜751分成2次来形成。因此，产生下述问题：杂质混入的机会增加，栅氧化膜751的可靠性变差，膜厚的可控性变坏，高耐压部的N沟道型MOS晶体管T32的可靠性受到损害等。
如以上所说明的那样，在1个芯片内制成多种晶体管的半导体器件中，通过使沟道掺杂层与晶体管相吻合地改变来进行阈值的调整，但阈值和扩散层漏泄电流存在折衷关系，阈值一确定，也就在同一意义上确定了漏泄电流，由于两者的折衷关系，电路设计受到了制约。此外，栅氧化膜的形成需要分成多次来进行，因此，产生下述问题：杂质混入的机会增加，栅氧化膜的可靠性变差，膜厚的可控性变坏，晶体管的可靠性受到损害等。
本发明是为了解决上述的问题而进行的，提供这样一种半导体器件和制造方法，该装置和方法在解决阈值和扩散层漏泄的折衷关系的同时，不需要分成多次来进行栅氧化膜的形成。
本发明的第1方案所述的半导体器件是在半导体衬底上至少具备1个晶体管的半导体器件，上述至少1个晶体管具备：在上述半导体衬底的表面内形成的第1导电型的半导体层、在上述半导体层内有选择地形成的第1导电型的沟道掺杂层、在上述半导体层的上部的与上述沟道掺杂层相对的位置上形成的控制电极；上述控制电极具有在多晶硅层的上部形成了硅化钨层的多晶硅硅化物(polycide)结构；上述多晶硅层在其内部具有第2导电型的杂质，该杂质具有在上述硅化钨层一侧浓度较高而在其相对的一侧浓度较低的浓度分布。
本发明的第2方案所述的半导体器件中，上述至少1个晶体管具有至少2种晶体管，上述多晶硅硅化物结构是这样来构成的，在上述至少2种晶体管中，上述硅化钨层对于上述多晶硅层的厚度比率不同。
本发明的第3方案所述的半导体器件中，上述至少2种晶体管具有第1～第3种晶体管，上述第1种晶体管具备：在上述第1种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅氧化膜上形成的第1多晶硅层和在上述第1多晶硅层上形成的第1硅化钨层，上述第2种晶体管具备：在上述第2种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅氧化膜上形成的第2多晶硅层和在上述第2多晶硅层上形成的第2硅化钨层，上述第3种晶体管具备：在上述第3种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第3半导体区和在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅氧化膜，上述第3种晶体管的上述沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述第3栅氧化膜上形成的第3多晶硅层和在上述第3多晶硅层上形成的第3硅化钨层，上述第1～第3硅化钨层与上述第1～第3多晶硅层的厚度的比率各不相同，上述第1～第3栅氧化膜具有相同的厚度，上述第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
本发明的第4方案所述的半导体器件中，上述至少2种的晶体管具有第1～第3种晶体管，上述第1种晶体管具备：在上述第1种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅氧化膜上形成的第1多晶硅层和在上述第1多晶硅层上形成的第1硅化钨层，上述第2种晶体管具备：在上述第2种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅氧化膜上形成的第2多晶硅层和在上述第2多晶硅层上形成的第2硅化钨层，上述第3种晶体管具备：在上述第3种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第3半导体区、在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅氧化膜、在上述第3栅氧化膜上形成的浮栅电极和在上述浮栅电极上形成的层间绝缘膜，上述第3种晶体管的上述沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述层间绝缘膜上形成的第3多晶硅层和在上述第3多晶硅层上形成的第3硅化钨层，上述第1硅化钨层与上述第1多晶硅层的厚度的比率比其他的硅化钨层与多晶硅层的厚度的比率高，上述第1和第2栅氧化膜具有相同的第1厚度，上述第3栅氧化膜具有比上述第1厚度厚的第2厚度，上述第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
本发明的第5方案所述的半导体器件中，上述至少2种晶体管具有第1～第3种晶体管，上述第1种晶体管具备：在上述第1种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第1半导体区和在上述1对第1半导体区之间的上述第1种晶体管的上述半导体层的上部形成的第1栅氧化膜，上述第1种晶体管的上述沟道掺杂层在上述1对第1半导体区之间形成，上述第1种晶体管的上述控制电极具有在上述第1栅氧化膜上形成的第1多晶硅层和在上述第1多晶硅层上形成的第1硅化钨层，上述第2种晶体管具备：在上述第2种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第2半导体区和在上述1对第2半导体区之间的上述第2种晶体管的上述半导体层的上部形成的第2栅氧化膜，上述第2种晶体管的上述沟道掺杂层在上述1对第2半导体区之间形成，上述第2种晶体管的上述控制电极具有在上述第2栅氧化膜上形成的第2多晶硅层和在上述第2多晶硅层上形成的第2硅化钨层，上述第3种晶体管具备：在上述第3种晶体管的上述半导体层内有选择地独立地形成的1对第2导电型的第3半导体区和在上述1对第3半导体区之间的上述第3种晶体管的上述半导体层的上部形成的第3栅氧化膜，上述第3种晶体管的上述沟道掺杂层在上述1对第3半导体区之间形成，上述第3种晶体管的上述控制电极具有在上述第3栅氧化膜上形成的第3多晶硅层和在上述第3多晶硅层上形成的第3硅化钨层，上述第3硅化钨层与上述第3多晶硅层的厚度的比率比其他的硅化钨层与多晶硅层的厚度的比率高，上述第1～第3栅氧化膜具有相同的厚度，上述第1和第3种晶体管的上述沟道掺杂层具有相同的杂质浓度。
本发明的第6方案所述的半导体器件是在半导体衬底上至少具备1个晶体管的半导体器件，上述至少1个晶体管具备：利用在上述半导体衬底的主面上有选择地形成的场氧化膜界定的有源区；在上述有源区上形成的氧化膜；和具有在上述氧化膜上形成的、导入了与源·漏层相同的导电型的杂质的多晶硅层的控制电极，上述控制电极具备在上述有源区的端部的上述多晶硅层的上部有选择地形成的硅化钨层，上述杂质具有在上述硅化钨层一侧浓度较高、在其相对一侧浓度较低的浓度分布。
本发明的第7方案所述的半导体器件中还具备在上述硅化钨层和上述有源区的上部形成的、上述硅化钨层以外的金属硅化物层。
本发明的第8方案所述的半导体器件的制造方法是在半导体衬底上至少具备1个晶体管的半导体器件的制造方法，具备：在上述半导体衬底的表面内的形成了上述至少1个晶体管的位置上形成第1导电型的半导体层的工序(a)、在上述至少1个晶体管的上述半导体层内利用离子注入有选择地形成第1导电型沟道掺杂层的工序(b)和在上述至少1个晶体管的上述半导体层的上部的与上述沟道掺杂层相对的位置上形成控制电极的工序(c)，上述工序(c)具备将上述至少1个晶体管的上述控制电极作成在导入第2导电型的杂质的多晶硅层的上部形成硅化钨层的多晶硅硅化物的结构的工序。
本发明的第9方案所述的半导体器件的制造方法中，上述至少1个晶体管具有第1～第3种晶体管，上述工序(c)具备：在上述第1～第3种晶体管的上述半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1厚度的第1多晶硅层的工序；将第2导电型的杂质导入到上述第1多晶硅层从而形成第2多晶硅层的工序；在形成上述第1种晶体管的位置的上述第2多晶硅层上进行掩模操作，除去剩下的上述第2多晶硅层使其达到第2厚度从而形成第3多晶硅层的工序；在形成上述第1和第2种晶体管的位置的上述第2和第3多晶硅层上进行掩模操作，除去剩下的上述第3多晶硅层使其达到第3厚度从而形成第4多晶硅层的工序；在上述第2～第4多晶硅层上形成规定厚度的硅化钨层的工序；通过利用图形刻蚀有选择地除去上述硅化钨层、上述第2～第4多晶硅层和上述氧化膜，在上述第1种晶体管的上述半导体层上形成第1栅氧化膜和多晶硅硅化物结构的上述第1种晶体管的上述控制电极，在上述第2种晶体管的上述半导体层上形成第2栅氧化膜和多晶硅硅化物结构的上述第2种晶体管的上述控制电极，在上述第3种晶体管的上述半导体层上形成第3栅氧化膜和多晶硅硅化物结构的上述第3种晶体管的上述控制电极的工序。
本发明的第10方案所述的半导体器件的制造方法中，上述至少1个晶体管具有第1～第3种晶体管，上述工序(c)具备：在上述第1～第3种晶体管的上述半导体层的上部形成具有第1厚度的第1氧化膜的工序；在上述第3种晶体管的上述半导体层上的上述第1氧化膜上有选择地形成均匀地具有第2导电型的杂质的第1多晶硅层的工序；在上述第1多晶硅层上有选择地形成绝缘膜的同时，除去形成上述第1和第2种晶体管的位置的上述第1氧化膜的工序；在上述第1和第2种晶体管的上述半导体层的上部形成具有比上述第1厚度薄的第2厚度的第2氧化膜的工序；在上述第2氧化膜上和上述绝缘膜上形成第3厚度的第2多晶硅层的工序；将第2导电型的杂质导入到上述第2多晶硅层从而形成第3多晶硅层的工序；在形成上述第2和第3种晶体管的位置的上述第3多晶硅层上进行掩模操作，除去剩下的上述第3多晶硅层使其达到第4厚度从而形成第4多晶硅层的工序；在上述第3和第4多晶硅层上形成规定厚度的硅化钨层的工序；利用图形刻蚀有选择地除去上述硅化钨层、上述第3和第4多晶硅层、上述第1和第2氧化膜以及上述绝缘膜，在上述第1种晶体管的上述半导体层上形成第1栅氧化膜和多晶硅硅化物结构的上述第1种晶体管的上述控制电极，在上述第2种晶体管的上述半导体层上形成第2栅氧化膜和多晶硅硅化物结构的上述第2种晶体管的上述控制电极，在上述第3种晶体管的上述半导体层上形成第3栅氧化膜、浮栅电极、层间绝缘膜和多晶硅硅化物结构的上述第3种晶体管的上述控制电极的工序。
本发明的第11方案所述的半导体器件的制造方法中，上述至少1个晶体管具有第1～第3种晶体管，上述工序(b)具备形成上述第1和第3种晶体管的上述沟道掺杂层使其成为相同的杂质浓度的工序，上述工序(c)具备：在上述第1～第3种晶体管的上述半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1厚度的第1多晶硅层的工序；将第2导电型的杂质导入到上述第1多晶硅层从而形成第2多晶硅层的工序；在形成上述第1和第2种晶体管的位置的上述第2多晶硅层上进行掩模操作，除去剩下的上述第2多晶硅层使其达到第2厚度从而形成第3多晶硅层的工序；在上述第2和第3多晶硅层上形成规定厚度的硅化钨层的工序；通过利用图形刻蚀有选择地除去上述硅化钨层、上述第2～第3多晶硅层和上述氧化膜，在上述第1种晶体管的上述半导体层上形成第1栅氧化膜和多晶硅硅化物结构的上述第1种晶体管的上述控制电极，在上述第2种晶体管的上述半导体层上形成第2栅氧化膜和多晶硅硅化物结构的上述第2种晶体管的上述控制电极，在上述第3种晶体管的上述半导体层上形成第3栅氧化膜和多晶硅硅化物结构的上述第3种晶体管的上述控制电极的工序。
本发明的第12方案所述的半导体器件的制造方法是在半导体衬底上至少具有第1和第2种晶体管的半导体器件的制造方法，具备：在上述半导体衬底的主面上有选择地形成场氧化膜，界定形成上述第1和第2种晶体管的第1和第2有源区的工序(a)、从上述第1和第2有源区上到上述场氧化膜上形成氧化膜的工序(b)和在上述第1和第2有源区的上述氧化膜上形成具有导入了与源·漏层相同的导电型的杂质的多晶硅层的控制电极的工序(c)，上述工序(c)具备将上述第1有源区的上述控制电极作成在上述多晶硅层的上部形成了硅化钨层的多晶硅硅化物结构的工序(c-1)。
本发明的第13方案所述的半导体器件的制造方法还具备在上述工序(c)后至少在上述第2有源区的上述多晶硅层的上部形成硅化钨层以外的金属硅化物层的工序。
本发明的第14方案所述的半导体器件的制造方法中，上述工序(c-1)具备利用溅射法形成上述硅化钨层的工序。
图1是说明栅电极的硅化钨层的作用的图。
图2是说明栅电极中的杂质和硅化钨的分布的图。
图3是说明栅电极的硅化钨层的作用的图。
图4是说明栅电极的硅化钨层的作用的图。
图5是表示本发明的实施例1的构成的剖面图。
图6是说明本发明的实施例1的杂质分布的图。
图7是说明本发明的实施例1的栅氧化膜的厚度的图。
图8是表示本发明的实施例1的构成的剖面图。
图9是表示本发明的实施例1的构成的剖面图。
图10是表示本发明的实施例1的制造工序的图。
图11是表示本发明的实施例1的制造工序的图。
图12是表示本发明的实施例1的制造工序的图。
图13是表示本发明的实施例1的制造工序的图。
图14是表示本发明的实施例1的制造工序的图。
图15是表示本发明的实施例1的制造工序的图。
图16是表示本发明的实施例1的制造工序的图。
图17是表示本发明的实施例2的构成的剖面图。
图18是说明本发明的实施例2的杂质分布的图。
图19是说明本发明的实施例2的栅氧化膜的厚度的图。
图20是表示本发明的实施例2的构成的剖面图。
图21是表示本发明的实施例2的构成的剖面图。
图22是表示本发明的实施例2的制造工序的图。
图23是表示本发明的实施例2的制造工序的图。
图24是表示本发明的实施例2的制造工序的图。
图25是表示本发明的实施例2的制造工序的图。
图26是表示本发明的实施例2的制造工序的图。
图27是表示本发明的实施例2的制造工序的图。
图28是表示本发明的实施例2的制造工序的图。
图29是表示本发明的实施例2的制造工序的图。
图30是表示本发明的实施例2的制造工序的图。
图31是表示本发明的实施例2的制造工序的图。
图32是表示本发明的实施例2的制造工序的图。
图33是表示本发明的实施例2的制造工序的图。
图34是表示本发明的实施例2的制造工序的图。
图35是表示本发明的实施例2的制造工序的图。
图36是表示本发明的实施例3的构成的剖面图。
图37是说明本发明的实施例3的杂质分布的图。
图38是说明本发明的实施例3的栅氧化膜的厚度的图。
图39是表示本发明的实施例3的构成的剖面图。
图40是表示本发明的实施例3的构成的剖面图。
图41是表示本发明的实施例3的制造工序的图。
图42是表示本发明的实施例3的制造工序的图。
图43是表示本发明的实施例3的制造工序的图。
图44是表示本发明的实施例3的制造工序的图。
图45是表示本发明的实施例3的制造工序的图。
图46是表示本发明的实施例3的制造工序的图。
图47是表示本发明的实施例3的制造工序的图。
图48是表示本发明的实施例4的构成的剖面图。
图49是说明本发明的实施例4的杂质分布的图。
图50是说明本发明的实施例4的栅氧化膜的厚度的图。
图51是表示本发明的实施例4的构成的剖面图。
图52是表示本发明的实施例4的构成的剖面图。
图53是表示本发明的实施例4的制造工序的图。
图54是表示本发明的实施例4的制造工序的图。
图55是表示本发明的实施例4的制造工序的图。
图56是表示本发明的实施例4的制造工序的图。
图57是表示本发明的实施例4的制造工序的图。
图58是表示本发明的实施例4的制造工序的图。
图59是表示本发明的实施例4的制造工序的图。
图60是表示本发明的实施例4的制造工序的图。
图61是表示本发明的实施例4的制造工序的图。
图62是表示本发明的实施例4的制造工序的图。
图63是表示本发明的实施例4的制造工序的图。
图64是表示本发明的实施例4的制造工序的图。
图65是表示本发明的实施例4的制造工序的图。
图66是表示本发明的实施例4的制造工序的图。
图67是说明本发明的实施例5的电路图。
图68是本发明的实施例5的构成的图。
图69是说明本发明的实施例5的MOS晶体管的斜视图。
图70是表示本发明的实施例5的变形例1的制造工序的图。
图71是表示本发明的实施例5的变形例1的制造工序的图。
图72是表示本发明的实施例5的变形例1的制造工序的图。
图73是表示本发明的实施例5的变形例2的构成的图。
图74是表示本发明的实施例5的变形例2的应用例的图。
图75是表示本发明的实施例5的变形例3的构成的图。
图76是说明现有的DRAM的整体结构的图。
图77是说明现有的DRAM的构成的剖面图。
图78是说明现有的DRAM的杂质分布的图。
图79是表示现有的DRAM的制造工序的图。
图80是表示现有的DRAM的制造工序的图。
图81是表示现有的DRAM的制造工序的图。
图82是表示现有的DRAM的制造工序的图。
图83是表示现有的DRAM的制造工序的图。
图84是表示现有的DRAM的制造工序的图。
图85是说明现有的快速存储器的整体结构的图。
图86是说明现有的快速存储器的构成的剖面图。
图87是说明现有的快速存储器的栅氧化膜的厚度的图。
图88是表示现有的快速存储器的制造工序的图。
图89是表示现有的快速存储器的制造工序的图。
图90是表示现有的快速存储器的制造工序的图。
图91是表示现有的快速存储器的制造工序的图。
图92是表示现有的快速存储器的制造工序的图。
图93是表示现有的快速存储器的制造工序的图。
图94是表示现有的快速存储器的制造工序的图。
图95是表示现有的快速存储器的制造工序的图。
图96是表示现有的快速存储器的制造工序的图。
图97是表示现有的快速存储器的制造工序的图。
图98是表示现有的快速存储器的制造工序的图。
图99是表示现有的快速存储器的制造工序的图。
图100是表示现有的快速存储器的制造工序的图。
图101是表示现有的快速存储器的制造工序的图。
图102是说明现有的LOGIC in DRAM的整体结构的图。
图103是说明现有的LOGIC in DRAM的构成的剖面图。
图104是说明现有的LOGIC in DRAM的杂质分布的图。
图105是说明现有的LOGIC in DRAM的栅氧化膜的厚度的图。
图106是表示现有的LOGIC in DRAM的制造工序的图。
图107是表示现有的LOGIC in DRAM的制造工序的图。
图108是表示现有的LOGIC in DRAM的制造工序的图。
图109是表示现有的LOGIC in DRAM的制造工序的图。
图110是表示现有的LOGIC in DRAM的制造工序的图。
图111是表示现有的LOGIC in DRAM的制造工序的图。
图112是表示现有的LOGIC in DRAM的制造工序的图。
图113是表示现有的LOGIC in DRAM的制造工序的图。
图114是表示现有的LOGIC in DRAM的制造工序的图。
图115是说明现有的LOGIC in FLASH的整体结构的图。
图116是说明现有的LOGIC in FLASH的构成的剖面图。
图117是说明现有的LOGIC in FLASH的杂质分布的图。
图118是说明现有的LOGIC in FLASH的栅氧化膜的厚度的图。
图119是表示现有的LOGIC in FLASH的制造工序的图。
图120是表示现有的LOGIC in FLASH的制造工序的图。
图121是表示现有的LOGIC in FLASH的制造工序的图。
图122是表示现有的LOGIC in FLASH的制造工序的图。
图123是表示现有的LOGIC in FLASH的制造工序的图。
图124是表示现有的LOGIC in FLASH的制造工序的图。
图125是表示现有的LOGIC in FLASH的制造工序的图。
图126是表示现有的LOGIC in FLASH的制造工序的图。
图127是表示现有的LOGIC in FLASH的制造工序的图。
图128是表示现有的LOGIC in FLASH的制造工序的图。
图129是表示现有的LOGIC in FLASH的制造工序的图。
图130是表示现有的LOGIC in FLASH的制造工序的图。
图131是表示现有的LOGIC in FLASH的制造工序的图。
图132是表示现有的LOGIC in FLASH的制造工序的图。
一般来说，在构成MOS晶体管的栅电极(材料是多晶硅)上用N型或P型的杂质进行掺杂。其目的是达到利用掺杂使栅电极的电阻下降的效果。此外，用N型杂质进行掺杂或用P型杂质进行掺杂，是根据阱层的类型不同而不同。即，通过对于N型阱层选择P型栅电极和对于P型阱层选择N型栅电极，可降低阈值。
此外，作为栅电极的材料使用多晶硅，在其电阻值成为问题的情况下，有时通过在多晶硅层的上部形成金属硅化物层，作成多晶硅硅化物结构，谋求栅电极的低电阻化。这里，在使用硅化钨(WSi2)作为金属硅化物的情况下，已知在热处理工序时吸收多晶硅层中的杂质，使多晶硅中的杂质浓度下降。
图1中示出具有多晶硅硅化物结构的栅电极的MOS晶体管M1的构成。在图1中，栅电极G1具有在栅氧化膜Z1的上部依次层叠的多晶硅层P1和硅化钨层(以后简称为WSi层)S1。
图2中示出MOS晶体管M1的杂质剖面分布和WSi的剖面分布。在图2中，在图1中示出的MOS晶体管M1的栅电极G1的A-A’线的杂质浓度从栅氧化膜(SiO2)Z1和多晶硅层P1的界面起描绘出曲线，在多晶硅层P1和WSi层S1的界面附近具有峰值，在WSi层S1内大体恒定地分布。
此外，在栅电极G1的A-A’线的WSi浓度在WSi层S1内以高浓度(比杂质浓度高)大体恒定地分布，在多晶硅层P1和WSi层S1的界面附近急剧地下降，在多晶硅层P1内以低浓度(比杂质浓度低)大体恒定地分布。
再有，在图2中，横轴表示WSi浓度和杂质浓度，纵轴表示A-A’线方向的距离(深度)，在图中，所谓Si-SiO2界面表示阱层W1与栅氧化膜的Z1的结界面，所谓SiO2-多晶硅界面表示栅氧化膜Z1与多晶硅层P1的结界面。
如前面所说明的那样，由于WSi层具有吸收多晶硅层中的杂质的作用，故多晶硅层P1中的杂质偏向WSi层S1一侧而存在，多晶硅层P1中的杂质浓度下降。而且，已知若在多晶硅层内杂质浓度过分低，则在晶体管工作时在多晶硅层内形成耗尽层，由于将栅电极作成多晶硅硅化物结构，故产生在栅电极内形成耗尽层等的问题。
这里，WSi层对于多晶硅层的比例越大，即WSi层的厚度越厚，则所吸收的杂质量越多，多晶硅层内的耗尽层的形成区越宽。使用图3和图4，说明因WSi层的厚度不同引起的杂质剖面分布的变化。
图3示出在WSi层对于多晶硅层的厚度薄的MOS晶体管M2中在多晶硅层P2内形成的耗尽层DP1的形成状态和栅电极G2的A-A’线处的杂质剖面分布。
图4示出在WSi层对于多晶硅层的厚度厚的MOS晶体管M3中在多晶硅层P3内形成的耗尽层DP2的形成状态和栅电极G3的A-A’线处的杂质剖面分布。
通过两者的比较，如WSi层对于多晶硅层的厚度变厚，则可知多晶硅层中的杂质浓度在WSi层的一侧偏高，多晶硅层中的杂质下降，栅电极G3内的耗尽层DP2与栅电极G2内的耗尽层DP1相比在较宽的范围内形成。
若形成耗尽层，则由于在耗尽层内产生电压降，故加在元件上的电压比外加电压低。即，等效的氧化膜厚度变厚。因而，产生阈值的增加或漏电流的减少等的问题。
本申请的发明通过将栅电极作成多晶硅硅化物的结构，在降低布线电阻的同时，积极地利用在栅电极内形成耗尽层的现象在1个芯片内制成多种晶体管。
以下，以DRAM、快速存储器、LOGIC in DRAM、LOGIC in FLASH为例说明本申请的实施例。
《实施例1》
《1-1.器件构成》
图5中作为本发明的实施例1示出在内部制成多种晶体管的DRAM100的部分结构。一般来说，DRAM不仅具备存储数据的存储单元阵列部，而且还具备读出放大器部、外围电路部(例如地址缓冲部、X译码器、Y译码器、行/列时钟电路、I/O总线电路、更新电路等)。
以上任一个部位都用晶体管来构成，对各个的晶体管要求的特性不同。例如，若比较阈值的话，则必须将存储单元阵列部的晶体管的阈值定为约1V、将外围电路部的晶体管的阈值定为约0.8V、将读出放大器部的晶体管的阈值定为约0.4V。
在图5中分别示出在读出放大器部、外围电路部、存储单元阵列部中使用的N沟道型MOS晶体管T41～T43的剖面。
在图5中，N沟道型MOS晶体管T41～T43在同一个半导体衬底1(P型)上形成的P型阱层101内形成。通过在阱层101内形成的沟道断开层102和LOCOS层52将阱层101进行元件间分离，N沟道型MOS晶体管T41～T43分别在元件间分离开的区域中形成。
读出放大器部的N沟道型MOS晶体管T41具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对低掺杂漏层(以下称为LDD层)107。
然后，在LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4。此外，在栅氧化膜3和栅电极4A的侧面形成侧壁氧化膜5。此外，在栅电极4A的下层的阱层101内形成沟道掺杂层103A。
再有，栅电极4A由在栅氧化膜3的上部按顺序层叠的多晶硅层M1和硅化钨层(以后简称为WSi层)L1构成。
外围电路部的N沟道型MOS晶体管T42具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对低掺杂漏层107。
然后，在LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4B。此外，在栅氧化膜3和栅电极4B的侧面形成侧壁氧化膜5。此外，在栅电极4B的下层的阱层101内形成沟道掺杂层103B。
再有，栅电极4B由在栅氧化膜3的上部按顺序层叠的多晶硅层M1和硅化钨层L2构成。
存储单元阵列部的N沟道型MOS晶体管T43具备在阱层101内独立地平行地形成的1对源·漏层106和与该源·漏层106的相对的边缘部分相接而形成的1对LDD层107。
然后，在源·漏层106和LDD层107的上部形成栅氧化膜3，在该栅氧化膜3的上部形成栅电极4C。此外，在栅氧化膜3和栅电极4C的侧面形成侧壁氧化膜5。此外，在栅电极4C的下层的阱层101内形成沟道掺杂层103C。再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层106的结构，成为连续地配置该结构的构成。
再有，栅电极4C由在栅氧化膜3的上部按顺序层叠的多晶硅层M1和硅化钨层L3构成。
在表5中示出N沟道型MOS晶体管T41～T43的构成诸要素。
【表5】读出放大器部(T41)外围电路部(T42)存储单元阵列部(T43)场氧化膜厚4000埃4000埃4000埃栅氧化膜厚100埃100埃100埃栅电极 多晶硅膜厚 WSi1000埃1000埃1000埃500埃1000埃2000埃侧壁1000埃1000埃1000埃阱B 700keV 1×1013/cm2B 700keV 1×1013/cm2B 700keV 1×1013/cm2沟道断开层B 130keV 5×1012/cm2B 130keV 5×1012/cm2B 130keV 5×1012/cm2沟道掺杂层B 50keV 1×1012/cm2B 50keV 1×1012/cm2B 50keV 1×1012/cm2LDDAs 30keV 1×1013/cm2As 30keV 1×1013/cm2As 30keV 1×1013/cm2源/漏As 50keV 5×1015/cm2As 50keV 5×1015/cm2As 50keV 5×1015/cm2栅注入P 30keV 5×1015/cm2P 30keV 5×1015/cm2P 30keV 5×1015/cm2热处理 850℃ 60分钟
在表5中，N沟道型MOS晶体管T41～T43的各自的栅电极形成时的杂质剂量都是5×1015/cm2。再有，注入杂质都是磷(P)，注入能量都是30keV。
而且，N沟道型MOS晶体管T41～T43中的栅电极4A～4C的多晶硅层M1的厚度是1000埃，WSi层L1～L3的厚度分别为500埃、1000埃、2000埃。
此外，在图6中示出在图5中已示出的读出放大器部、外围电路部和存储单元阵列部的N沟道型MOS晶体管T41～T43中的沿A-A’、B-B’和C-C’线的剖面部分的杂质剖面分布。
在图6中，在横轴上示出剖面方向的位置(深度)，在纵轴上示出杂质浓度。再有，向着图，从左侧开始，横轴依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(体硅层)，省略栅电极的WSi层。
如表5中所示，N沟道型MOS晶体管T41～T43中的栅电极4A～4C中，多晶硅层的厚度是一样的，但按预期阈值升高的顺序使WSi层变厚来构成。
如前面所说明的那样，WSi层对于多晶硅层的厚度的比例越高，从多晶硅层进入WSi层的杂质越多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，如图6所示，栅电极中的杂质剖面分布如A-A’线所示，读出放大器部的晶体管T41最平坦，如B-B’和C-C’线所示，按外围电路部的晶体管T42、存储单元阵列部的晶体管T43的顺序成为陡峭的剖面分布。
即，WSi层越厚，栅电极内的杂质浓度越偏大，在栅氧化膜附近的杂质浓度越低。因而，在栅氧化膜附近的杂质浓度最低的存储单元阵列部的栅电极中耗尽层最宽，氧化膜的有效厚度最厚，阈值最高。
再有，由于，N沟道型MOS晶体管T41～T43的沟道掺杂层103A～103C的杂质剂量是相同的，故A-A’、B-B’和C-C’线重合。
图7示出各栅氧化膜的实际厚度和有效厚度。在图7中，从横轴左侧起按顺序示出读出放大器部、外围电路部、存储单元阵列部的各自的N沟道型MOS晶体管。从图7可明白，各栅氧化膜的有效厚度按读出放大器部、外围电路部、存储单元阵列部的顺序变厚。
再有，与图7中示出的情况相同，为了分别改变读出放大器部、外围电路部、存储单元阵列部的栅氧化膜的有效厚度，也可作成以下说明的那种结构。
《1-1-1.器件构成的变形例1》
在图8中示出在内部制成多种晶体管的DRAM100A的部分构成。再有，在图8中，对与图5中示出的DRAM100相同的构成附以相同的符号，省略其重复的说明。
在图8中，分别示出读出放大器部、外围电路部、存储单元阵列部中的使用的N沟道型MOS晶体管T44～T46的剖面。
在图8中，N沟道型MOS晶体管T44～T46分别具有栅电极4D～4F。而且，栅电极4D由在栅氧化膜3的上部按顺序层叠的多晶硅层M2和WSi层L4构成，栅电极4E由在栅氧化膜3的上部按顺序层叠的多晶硅层M3和WSi层L4构成，栅电极4F由在栅氧化膜3的上部按顺序层叠的多晶硅层M4和WSi层L4构成。
而且，N沟道型MOS晶体管T44～T46中的栅电极4D～4F的WSi层L4的厚度是1000埃，多晶硅层M2～M4的厚度分别为2000埃、1000埃、500埃。
这样，在N沟道型MOS晶体管T44～T46中的栅电极4D～4F中，WSi层的厚度是一样的，但由于按预期阈值升高的顺序使多晶硅层变薄来构成，WSi层对于多晶硅层的厚度的比例越高，从多晶硅层进入WSi层的杂质越多，多晶硅层中的杂质偏向多晶硅层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，多晶硅层越薄，栅电极内的杂质浓度斜率越大，在栅氧化膜附近的杂质浓度越低。因而，在存储单元阵列部的栅电极中耗尽层最宽，氧化膜的有效厚度为最厚，阈值最高。
《1-1-2.器件构成的变形例2》
在图9中示出在内部制成多种晶体管的DRAM100B的部分构成。再有，在图9中，对与图5中示出的DRAM100相同的构成附以相同的符号，省略其重复的说明。
在图9中，分别示出读出放大器部、外围电路部、存储单元阵列部中的使用的N沟道型MOS晶体管T47～T49的剖面。
在图9中，N沟道型MOS晶体管T47～T49分别具有栅电极4G～4I。而且，栅电极4G由在栅氧化膜3的上部按顺序层叠的多晶硅层M5和WSi层L5构成，栅电极4H由在栅氧化膜3的上部按顺序层叠的多晶硅层M6和WSi层L6构成，栅电极4I由在栅氧化膜3的上部按顺序层叠的多晶硅层M7和WSi层L7构成。
而且，N沟道型MOS晶体管T47～T49中的栅电极4G～4I中的多晶硅层M5～M7的厚度分别为2000埃、1500埃、1000埃，WSi层L5～L7的厚度分别为1000埃、1500埃、2000埃，栅电极4G～4I整体的厚度都是3000埃。
这样，在N沟道型MOS晶体管T47～T49中的栅电极4G～4I中，多晶硅层和WSi层的厚度各自不同，但按预期阈值升高的顺序使WSi层对于多晶硅层的厚度的比例变大那样的方式来构成。
如前面所说明的那样，WSi层对于多晶硅层的厚度的比例越高，从多晶硅层进入WSi层的杂质越多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，WSi层对于多晶硅层的厚度的比例越高，栅电极内的杂质浓度斜率越大，在栅氧化膜附近的杂质浓度越低，在存储单元阵列部的栅电极中耗尽层最宽，氧化膜的有效厚度为最厚，阈值最高。
《1-2.制造方法》
作为本发明的实施例1的制造方法，在以上已说明的DRAM100、100A、100B中，对用图8已说明的DRAM100A的N沟道型MOS晶体管T44～T46的制造方法，使用图10～16进行说明。
首先，在图10中示出的工序中，在P型半导体衬底1的表面利用LOCOS法形成厚度为例如4000埃的LOCOS层(场氧化膜)2。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底1内形成P型的阱区101。再有，为了在半导体衬底1内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。其次，例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底1内形成沟道断开层102。再有，以和LOCOS层2一起形成元件间分离区那种形状来形成沟道断开层102。
其次，在阱区101内的预定位置形成以后成为沟道掺杂层103A～103C的沟道掺杂层100。此时，也在外围电路部和存储单元阵列部的晶体管T45和T46的形成区域中形成沟道掺杂层100。再有，沟道掺杂层100的形成，例如通过以50keV的能量、1×1012/cm2的剂量注入硼离子来进行。
其次，在图11中示出的工序中，在半导体衬底1的主面上利用热氧化法形成了作为栅氧化膜3的氧化膜31后，在其上用CVD法形成(非掺杂)多晶硅层42。再有，氧化膜31的厚度约为100埃，多晶硅层42的厚度与读出放大器部的N沟道型MOS晶体管T44相一致约为2000埃。
其次，在图12中示出的工序中，利用离子注入在多晶硅层42中注入杂质离子，形成已掺杂的多晶硅层421。再有，已掺杂的多晶硅层421的形成，例如通过以30keV的能量、5×1015/cm2的剂量注入磷离子来进行。
其次，在图13中示出的工序中，在多晶硅层的厚度最厚的读出放大器部的上部形成抗蚀剂掩模R204，有选择地刻蚀外围电路部和存储单元阵列部的掺杂多晶硅层421，形成与外围电路部的N沟道型MOS晶体管T45相一致的厚度(1000埃)的掺杂多晶硅层422。
其次，在除去抗蚀剂掩模R204后，在图14中示出的工序中，在读出放大器部和外围电路部的上部形成抗蚀剂掩模R205，有选择地刻蚀存储单元阵列部的掺杂多晶硅层422，形成与存储单元阵列部的N沟道型MOS晶体管T46相一致的厚度(500埃)的掺杂多晶硅层423。
其次，在图15中示出的工序中，在掺杂多晶硅层421～423的上部形成WSi层430。作为WSi层430的形成方法，例如使用溅射法，其厚度约为1000埃。
其次，在图16中示出的工序中，在WSi层430的上部形成抗蚀剂掩模R206，利用图形刻蚀形成栅电极4D～4F和栅氧化膜3。
其次，在读出放大器部、外围电路部和存储单元阵列部中利用离子注入形成了LDD层107后，在栅氧化膜3和栅电极4D～4F的侧面形成厚度约为1000埃的侧壁氧化膜5。然后，以侧壁氧化膜5为掩模，通过利用离子注入形成源·漏层106，可得到图8中示出的DRAM的构成。
这里，LDD层107例如通过以30keV的能量、1×1013/cm2的剂量注入砷(As)离子来形成。此外，源·漏层106例如以50keV的能量、5×1015/cm2的剂量注入砷(As)离子后，通过在850℃下进行60分钟的退火来形成。
再有，其后，经过电容器形成、层间绝缘膜的形成、布线层的形成工序等来形成DRAM，但省略这些工序的说明和图示。
此外，在图5中示出的DRAM100中，多晶硅层的厚度对于各栅电极是一样的，故需要改变WSi层的厚度的工序，但工序数目方面与以上说明了的DRAM100A相同，但图9中示出的DRAM100B中，多晶硅层也好，WSi层也好，其厚度对于各栅电极来说是不同的，故在工序数目方面要增加。
《1-3.特征的作用效果》
如以上所说明的那样，将本发明的实施例1的DRAM100、100A、100B作成下述的结构：具有多晶硅层和WSi层的多晶硅硅化物结构，对于特性不同的多种晶体管(例如，要求规格不同的)，通过分别改变WSi层对于多晶硅层的厚度的比例来改变栅氧化膜的有效厚度，从而设定阈值。因而，没有必要与晶体管的特性相吻合地改变沟道掺杂层的杂质浓度，可将其固定在能将来自扩散层的漏泄电流(扩散层漏泄)抑制在最小限度的浓度。
因而，通过设定沟道掺杂层的杂质浓度以使扩散层漏泄为最小，并利用栅电极的杂质浓度来设定阈值，可突破(breakthrough)阈值和扩散层漏泄的折衷关系，可消除电路设计的制约。
此外，分别改变WSi层对于多晶硅层的厚度的比例这一点，与改变半导体衬底内形成的沟道掺杂层的杂质浓度的情况相比，对其他的结构的影响较少。即，在半导体衬底内注入离子，特别是在进行高剂量的注入，成为半导体衬底的结晶性变坏的主要原因。但是，在本发明中，由于改变位于最外层的栅电极的多晶硅层和WSi层的厚度，故不发生上述那样的问题。
再有，在以上的说明中，沟道掺杂层103A～103C的杂质浓度作成相同的，但没有必要一定是相同的。例如，在只分别改变栅电极的杂质浓度不能充分地调整阈值的情况下，通过改变沟道掺杂层103A～103C的杂质浓度，也可调整阈值。此时，由于只是辅助地利用，故杂质浓度的增加较少，不会大幅度地增加扩散层漏泄电流，不会由于离子注入使半导体衬底的结晶性变坏。
此外，由于将栅电极作成多晶硅层和WSi层的多晶硅硅化物结构，故可降低栅电极的电阻值，在栅布线中也使用多晶硅硅化物的结构情况下，例如在用于栅电极的充电的电流流过栅布线时，因电压降等引起的电流损耗减少。此外，由于电阻减少，可进行高速工作。
《1-4.变形例》
在使用图10～图16说明的实施例1的DRAM100A的制造方法中，对通过利用离子注入在多晶硅层42中注入杂质离子形成掺杂多晶硅层421的例子进行了说明(图12)。
但是，掺杂多晶硅层也可以利用在用CVD法形成多晶硅层时，通过合并使用多晶硅的层叠材料气体和含有杂质、例如磷的气体，在与多晶硅层的形成的同时导入杂质的Insitu(就地)掺杂来形成。
这样形成的掺杂多晶硅层的内部的杂质浓度变得均匀，可抑制因热处理等引起的杂质的扩散。这一点对于以下说明的其他实施例也是同样的。
再有，在以上已说明的本发明的实施例1中，示出了在单结晶衬底上形成各种晶体管的结构，但即使在SOI(绝缘体上的硅)衬底上形成各种晶体管的情况下也可得到同样的作用和效果。
《实施例2》
《2-1.器件构成》
作为本发明的实施例2，在图17中示出在内部制成多种晶体管的快速存储器200的部分构成。一般来说，快速存储器与DRAM相比的不同点是，在写入操作或消去操作中使用例如10V那样的高电压。因此，快速存储器不仅备有存储数据的存储单元阵列部，也备有在升压后被使用的X译码器和Y译码器等的高耐压部、外围电路部(例如，地址缓冲器、行/列时钟部、I/O总线部、数据寄存部、读出放大器部、操作控制部)等。上述的哪一个部位都利用晶体管来构成，但由于使用电压的差异，需要几种特性不同的晶体管。
在图17中分别示出高耐压部、外围电路部、存储单元阵列部中使用的N沟道型MOS晶体管T51～T53的剖面。
在图17中，N沟道型MOS晶体管T51～T53在同一半导体衬底21(P型)上形成的P型阱层121内形成。阱层121通过在阱层121内已形成的沟道断开层122和LOCOS层22进行元件间分离，N沟道型MOS晶体管T51～T53分别在元件间分离开的区域中形成。
高耐压部的N沟道型MOS晶体管T51具备在阱层121内独立地平行地形成的1对源·漏层126和与该源·漏层126的相对的边缘部分相接而形成的1对LDD层127。
然后，在LDD层127的上部形成栅氧化膜25A，在该栅氧化膜25A的上部形成栅电极29A。此外，在栅氧化膜25A和栅电极29A的侧面形成侧壁氧化膜30。此外，在栅电极29A的下层的阱层121内形成沟道掺杂层123。
再有，栅电极29A由在栅氧化膜25A的上部按顺序层叠的多晶硅层M11和WSi层L11构成。
外围电路部的N沟道型MOS晶体管T52具备在阱层121内独立地平行地形成的1对源·漏层126和与该源·漏层126的相对的边缘部分相接而形成的1对LDD层127。
然后，在LDD层127的上部形成栅氧化膜25A，在该栅氧化膜25A的上部形成栅电极29B。此外，在栅氧化膜25A和栅电极29B的侧面形成侧壁氧化膜30。此外，在栅电极29B的下层的阱层121内形成沟道掺杂层124。
再有，栅电极29B由在栅氧化膜25A的上部按顺序层叠的多晶硅层M11和WSi层L12构成。
存储单元阵列部的N沟道型MOS晶体管T53具备在阱层121内独立地平行地形成的1对源·漏层126，在该源·漏层126的边缘部分的上部形成隧道氧化膜23，在该隧道氧化膜23的上部依次形成浮栅电极27、层间绝缘膜(ONO膜)24、控制栅电极29C。
此外，隧道氧化膜23、浮栅电极27、层间绝缘膜24、控制栅电极29C的侧面形成侧壁氧化膜30。
再有，控制栅电极29C由在栅氧化膜25A的上部按顺序层叠的多晶硅层M11和WSi层L13构成。
此外，在浮栅电极27的下层的阱层121内形成沟道掺杂层125。再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层126的结构，成为连续地配置该结构的构成。
在表6中示出N沟道型MOS晶体管T51～T53的构成诸要素。
【表6】高耐压部(T51)外围电路部(T52)存储单元阵列部(T53)场氧化膜厚4000埃4000埃4000埃栅氧化膜厚80埃80埃100埃浮栅电极膜厚…………1000埃浮栅杂质浓度…………1×1020/cm3层间绝缘膜厚…………TEOS/Si3N4/TEOS-100/100/100埃栅电极 多晶硅1000埃1000埃1000埃膜厚 WSi2000埃500埃500埃侧壁2000埃2000埃2000埃阱B 700keV 1×1013/cm2B 700keV 1×1013/cm2B 700keV 1×1013/cm2沟道断开层B 130keV 5×1012/cm2B 130keV 5×1012/cm2B 130keV 5×1012/cm2沟道掺杂层B 50keV 5×1012/cm2B 50keV 5×1012/cm2B 50keV 5×1012/cm2LDDAs 30keV 1×1013/cm2As 30keV 1×1013/cm2……源/漏As 50keV 5×1015/cm2As 50keV 5×1015/cm2As 50keV 5×1015/cm2栅注入P 30keV 5×1015/cm2P 30keV 5×1015/cm2P 30keV 5×1015/cm2热处理 850℃ 60分钟
如表6所示，快速存储器200的特征之点在于，高耐压部的N沟道型MOS晶体管T51的栅电极29A的WSi层L11最厚，外围电路部的N沟道型MOS晶体管T52的栅电极29B和存储单元阵列部的N沟道型MOS晶体管T53的控制栅电极29C的各自的WSi层L12和L13的厚度相同。
在图18中示出在图17中已示出的高耐压部、外围电路部和存储单元阵列部的N沟道型MOS晶体管T51～T53中的沿A-A’、B-B’和C-C’线的剖面部分的杂质剖面分布。
在图18中，分别在横轴上示出剖面方向的位置(深度)，在纵轴上示出杂质浓度。再有，在图面上部示出存储单元阵列部的N沟道型MOS晶体管T53的构成顺序，在图面横轴示出其他MOS晶体管的构成顺序。
在图18的上部，向着图，从左侧开始依次为控制栅电极的多晶硅层、层间绝缘膜(ONO膜)、浮栅电极(多晶硅层)、隧道氧化膜(SiO2层)、阱层(体硅层)，省略控制栅电极的WSi层。
此外，在图18的横轴中，向着图，从左侧开始，依次为栅电极的多晶硅层、栅氧化膜(SiO2层)、阱层(体硅层)，省略栅电极的WSi层。
如前面所说明的那样，WSi层对于多晶硅层的厚度的比例越高，从多晶硅层进入WSi层的杂质越多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，如图18所示，栅电极中的杂质剖面分布如A-A’线所示，WSi层对于多晶硅层的厚度的比例最大的高耐压部T51的杂质剖面分布最陡峭，如B-B’和C-C’线所示，在WSi层对于多晶硅层的厚度的比例相同的外围电路部的晶体管T52和存储单元阵列部的晶体管T53中，成为缓和的剖面分布。
WSi层的厚度越厚，栅电极内的杂质浓度斜率越大，在栅氧化膜附近的杂质浓度越低。因而，在栅氧化膜附近的杂质浓度最低的高耐压部的栅电极中耗尽层最宽，氧化膜的有效厚度为最厚，阈值最高。
图19中示出各栅氧化膜的实际厚度和有效厚度。在图19中，从横轴左侧开始，依次为高耐压部、外围电路部、存储单元阵列部的各自的N沟道型MOS晶体管。再有，在存储单元阵列部中，将隧道氧化膜作为栅氧化膜来处理。从图19可明白，各栅氧化膜的有效厚度在高耐压部中特别厚。
再有，如图18所示，N沟道型MOS晶体管T51～T53的沟道掺杂层103A～103C的杂质剂量是相同的，A-A’、B-B’和C-C’线重合。
此外，由于用CVD法形成存储单元阵列部的N沟道型MOS晶体管T53的浮栅电极，故杂质剖面分布是恒定的。
再有，与图19所示的相同，为了使高耐压部中的栅氧化膜的有效厚度最厚，也可作成以下说明的那种结构。
《2-1-1.器件构成的变形例1》
在图20中示出在内部制成多种晶体管的快速存储器200A的部分构成。再有，在图20中，对与图17中示出的快速存储器200相同的构成附以相同的符号，省略其重复的说明。
在图20中，分别示出高耐压部、外围电路部、存储单元阵列部中的使用的N沟道型MOS晶体管T54～T56的剖面。
在图20中，N沟道型MOS晶体管T54～T56分别具有栅电极29D～29F。而且，栅电极29D由在栅氧化膜25A的上部按顺序层叠的多晶硅层M12和WSi层L14构成，栅电极29E由在栅氧化膜25A的上部按顺序层叠的多晶硅层M13和多晶硅层L14构成，控制栅电极29F由在层间绝缘膜24的上部按顺序层叠的多晶硅层M14和WSi层L14构成。
而且，N沟道型MOS晶体管T54～T56中的栅电极29D～29F的WSi层L14的厚度是1000埃，多晶硅层M12的厚度分别为500埃，多晶硅层M13和M14的厚度为2000埃。
这样，在N沟道型MOS晶体管T54～T56中的栅电极29D～29F中，WSi层的厚度是一样的，但由于在预期阈值高的高耐压部N沟道型MOS晶体管T54的的栅电极29D中使多晶硅层变薄来构成，故WSi层对于多晶硅层的厚度的比例最高，从多晶硅层进入WSi层的杂质变多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，在多晶硅层最薄的栅电极29D的栅氧化膜附近的杂质浓度最低，在高耐压部的栅电极中耗尽层变得最宽，氧化膜的有效厚度为最厚，阈值最高。
《2-1-2.器件构成的变形例2》
在图21中示出在内部制成多种晶体管的快速存储器200B的部分构成。再有，在图21中，对与图17中示出的快速存储器200相同的构成附以相同的符号，省略其重复的说明。
在图21中，分别示出高耐压部、外围电路部、存储单元阵列部中的使用的N沟道型MOS晶体管T57～T59的剖面。
在图21中，N沟道型MOS晶体管T57～T59分别具有栅电极29G～29I。而且，栅电极29G由在栅氧化膜25A的上部按顺序层叠的多晶硅层M15和WSi层L15构成，栅电极29H由在栅氧化膜25A的上部按顺序层叠的多晶硅层M16和WSi层L16构成，栅电极29I由在层间绝缘膜24的上部按顺序层叠的多晶硅层M17和WSi层L17构成。
而且，N沟道型MOS晶体管T57～T59中的栅电极29G～29I中的多晶硅层M15～M17的厚度分别为1000埃、2000埃、2000埃，WSi层L15～L17的厚度分别为2000埃、1000埃、1000埃，栅电极29G～29I整体的厚度都是3000埃。
这样，在N沟道型MOS晶体管T57～T59中的栅电极29G～29I中，多晶硅层和WSi层的厚度各自不同，但由于在预期阈值高的高耐压部N沟道型MOS晶体管T57的的栅电极29G中使多晶硅层构成为最薄，故WSi层对于多晶硅层的厚度的比例变得最高，从多晶硅层进入WSi层的杂质变多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，在多晶硅层最薄的栅电极29G的栅氧化膜附近的杂质浓度最低，在高耐压部的栅电极中耗尽层变得最宽，氧化膜的有效厚度为最厚，阈值最高。
《2-2.制造方法》
以下使用图22～35说明图20中示出的高耐压部、外围电路部、存储单元阵列部的各自的N沟道型MOS晶体管T55～T56的制造方法。
首先，在图22中示出的工序中，在P型半导体衬底21的表面利用LOCOS(局部氧化)法形成厚度例如为4000埃的LOCOS层(场氧化膜)22。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底21内形成P型的阱区121。再有，为了在半导体衬底21内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。其次，例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底21内形成沟道断开层122。再有，以通过LOCOS层22形成元件间分离区那种形状来形成沟道断开层122。
其次，在阱区121内的高耐压部、外围电路部、存储单元阵列部的各自的预定位置形成沟道掺杂层120。再有，沟道掺杂层120的形成，例如通过以50keV的能量、5×1012/cm2的剂量注入硼离子来进行。
其次，在图23中示出的工序中，在半导体衬底21的主面上利用热氧化法形成了成为隧道氧化膜23的氧化膜231后，在其上用CVD法形成例如掺杂多晶硅层271作为栅电极材料。再有，氧化膜231的厚度约为100埃，掺杂多晶硅层271的厚度约为1000埃，使用磷(P)作为该杂质，浓度约为1×1020/cm3。
其次，在图24中示出的工序中，在存储单元阵列部中的掺杂多晶硅层271的上部中有选择地形成抗蚀剂掩模R221。此时，抗蚀剂掩模R221沿存储单元阵列部的栅宽度方向形成。然后，利用各向异性刻蚀除去未被抗蚀剂掩模R221覆盖的部分的掺杂多晶硅层271。在图25中示出该状态。
图25是从上面一侧(形成抗蚀剂掩模R221的一侧)观察图24的平面图，在存储单元阵列部中，将抗蚀剂掩模R221形成为呈规则排列的矩形的岛状。再有，将抗蚀剂掩模R221形成为覆盖于呈矩形的岛状的有源层AL上和其周围的LOCOS层LL上。此外，由于在高耐压部和外围电路部中未形成抗蚀剂掩模R221，故露出有源层AL。再有，在图25中，为了容易判断抗蚀剂掩模R221的下部的构成，故部分地除去抗蚀剂掩模R221，使之能看到有源层AL和LOCOS层LL，但这是权宜的方法。
其次，在除去抗蚀剂掩模R221后，在图26中示出的工序中，在掺杂多晶硅层271上利用CVD法形成作为层间绝缘膜24的绝缘膜241，该层间绝缘膜24对浮栅电极和控制栅进行绝缘。有时也将层间绝缘膜24称为ONO膜。在高耐压部和外围电路部上也形成绝缘膜241。再有，该膜成为依次层叠TEOS(四乙氧基硅烷)膜、氮化膜(Si3N4)、TEOS膜的构成，各自的膜厚都是100埃。
其次，在图27中示出的工序中，用抗蚀剂掩模R222覆盖存储单元阵列部的绝缘膜241，全部除去其他区域的绝缘膜241。此时，在其他的区域中也除去氧化膜231。在图28中示出该状态。
图28是从上面一侧(形成抗蚀剂掩模R222的一侧)观察图27的平面图，将抗蚀剂掩模R222形成为覆盖整个存储单元阵列部，但由于在高耐压部和外围电路部中未形成抗蚀剂掩模R222，故露出有源层AL。
其次，在除去抗蚀剂掩模R222后，在图29中示出的工序中，在整个半导体衬底21的主面上利用热氧化法形成作为栅氧化膜25A的氧化膜251A。此时存储单元阵列部上的绝缘膜241因为含有氮化膜，所以不会被氧化，可保持其厚度。再有，氧化膜251A的厚度约为80埃。
其次，在图30中示出的工序中，在半导体衬底21的整个主面上用CVD法形成(非掺杂)多晶硅层280。再有，多晶硅层280的厚度约为2000埃。
其次，在图31中示出的工序中，在多晶硅层280中注入杂质离子，形成掺杂的多晶硅层281。此时，在外围电路部和存储单元阵列部中也形成掺杂多晶硅层281。再有，掺杂多晶硅层281的形成，例如通过以30keV的能量、5×1015/cm2的剂量注入磷离子来进行。
其次，在图32中示出的工序中，在外围电路部和存储单元阵列部的上部形成抗蚀剂掩模R225，有选择地刻蚀高耐压部的掺杂多晶硅层281，形成与高耐压部的N沟道型MOS晶体管T54相吻合的厚度(500埃)的掺杂多晶硅层282。
其次，在除去抗蚀剂掩模R225后，在图33中示出的工序中，在掺杂多晶硅层281和282的上部形成WSi层290。作为WSi层290的形成方法，例如使用溅射法，其厚度约为1000埃。
其次，在图34中示出的工序中，在WSi层290的上部形成抗蚀剂掩模R227，进行图形刻蚀。在图35中示出该状态。
图35是从上面一侧(形成抗蚀剂掩模R227的一侧)观察图34的平面图，将抗蚀剂掩模R227形成为垂直于矩形的有源区AL。
通过该图形刻蚀，在高耐压部中形成栅氧化膜25A和栅电极29D，在外围电路部中形成栅氧化膜25A和栅电极29E，在存储单元阵列部中形成隧道氧化膜23、浮栅电极27、层间绝缘膜24、控制栅电极29F。
其次，在高耐压部、外围电路部中利用离子注入形成了LDD层127后，在栅氧化膜25A和栅电极29D的侧面、在栅氧化膜25A和栅电极29E的侧面、在隧道氧化膜23、浮栅电极27、层间绝缘膜24、控制栅电极29F的侧面形成厚度约为1000埃的侧壁氧化膜30。然后，通过以侧壁氧化膜30为掩模，利用离子注入形成源·漏层126，可得到图20中示出的快速存储器的构成。
在这里，LDD层127例如通过以30keV的能量、1×1013/cm2的剂量注入砷离子来形成。此外，源·漏层126例如以50keV的能量、5×1015/cm2的剂量注入砷离子后，通过在850℃下进行60分钟的退火来形成。
再有，其后，经过电容器形成、层间绝缘膜的形成、布线层的形成工序等来形成快速存储器，但省略这些工序的说明和图示。
《2-3.特征的作用效果》
如以上所说明的那样，将本发明的实施例2的快速存储器200、200A、200B作成下述的结构：具有多晶硅层和WSi层的多晶硅硅化物结构，对于特性不同的多种晶体管(例如，要求规格不同的)，通过分别改变WSi层对于多晶硅层的厚度的比例来改变栅氧化膜的有效厚度。因而，没有必要将耐受电压不同的晶体管的栅氧化膜的厚度以各不相同的厚度来形成。
此外，由于可通过改变栅氧化膜的有效厚度来设定阈值，故没有必要与晶体管的特性相吻合地改变沟道掺杂层的杂质浓度，可将其固定在能将来自扩散层的漏泄电流(扩散层漏泄)抑制在最小限度的浓度。
因而，通过设定沟道掺杂层的杂质浓度以使扩散层漏泄为最小，并利用栅电极的杂质浓度来调整耐电压特性或阈值，在满足关于耐电压的要求的同时，可突破(breakthrough)阈值和扩散层漏泄的折衷关系，可消除电路设计的制约。
此外，即使在形成厚度不同的栅氧化膜的情况下，通过改变栅氧化膜的有效厚度，可削减栅氧化膜的种类。因而，可简化栅氧化膜的制造工序，同时可得到可靠性优良的、膜厚的可控性良好的栅氧化膜。
即，在图17、图20、图21中示出的结构中，由于高耐压部和外围电路部的晶体管中的栅氧化膜的厚度是相同的，故栅氧化膜的种类是2种。而且，形成氧化膜的工序只是形成氧化膜231的工序(图23)和形成氧化膜251A的工序(图29)，由于在哪一个工序中都用1次热氧化工序来形成，故没有必要象用图88～图101已说明的现有的制造方法那样，分成多次来形成1个氧化膜，没有必要担心杂质混入或膜厚的可控性的下降。
此外，由于将栅电极作成多晶硅层和WSi层的多晶硅硅化物结构，故可降低栅电极的电阻值，在栅布线中也使用多晶硅硅化物结构的情况下，例如在用于栅电极的充电的电流流过栅布线时，因电压降等引起的电流损耗减少。此外，由于电阻减少，可进行高速工作。
再有，在以上已说明的本发明的实施例2中，示出了在单结晶衬底上形成各种晶体管的结构，但即使在SOI(绝缘体上的硅)衬底上形成各种晶体管的情况下也可得到同样的作用和效果。
《实施例3》
《3-1器件构成》
图36中作为本发明的实施例3，示出具有逻辑电路的DRAM(以后称为LOGIC in DRAM)300的部分构成。
LOGIC in DRAM是通过在同一芯片内制成逻辑电路，与将作为独立的另外的芯片制作的DRAM和逻辑电路组合起来使用的情况相比，是可实现高性能和低成本的装置。
一般来说，LOGIC in DRAM大致分为逻辑部和DRAM部。在这里，在逻辑部中要求高速，即要求高驱动能力和低电容。此外，在DRAM部中，如前面在实施例1中所述，包含要求低漏泄电流的存储单元阵列部和在低电压下工作的读出放大器部。即，在1个芯片的LOGIC in DRAM中需要特性不同的几种晶体管。
图36中示出在逻辑部、读出放大器部和存储单元阵列部中使用的N沟道型MOS晶体管T61～T63的剖面。
在图36中，N沟道型MOS晶体管T61～T63在同一个半导体衬底51(P型)上形成的P型阱层151内形成。通过在阱层151内形成的沟道断开层152和LOCOS层52将阱层151进行元件间分离，N沟道型MOS晶体管T61～T63分别在元件间分离开的区域中形成。
逻辑部的N沟道型MOS晶体管T61具备在阱层151内独立地平行地形成的1对源·漏层156和与该源·漏层156的相对的边缘部分相接而形成的1对LDD层157。
然后，在LDD层157的上部形成栅氧化膜53，在该栅氧化膜53的上部形成栅电极55A。此外，在栅氧化膜53和栅电极55A的侧面形成侧壁氧化膜56。此外，在栅电极55A的下层的阱层151内形成沟道掺杂层155A。
读出放大器部的N沟道型MOS晶体管T62具备在阱层151内独立地平行地形成的1对源·漏层156和与该源·漏层156的相对的边缘部分相接而形成的1对LDD层157。
然后，在LDD层157的上部形成栅氧化膜53，在该栅氧化膜53的上部形成栅电极55A。此外，在栅氧化膜53和栅电极55A的侧面形成侧壁氧化膜56。此外，在栅电极55A的下层的阱层151内形成沟道掺杂层154。
再有，栅电极55A由在栅氧化膜53的上部按顺序层叠的多晶硅层M21和WSi层L21构成。
存储单元阵列部的N沟道型MOS晶体管T63具备在阱层151内独立地平行地形成的1对源·漏层156和与该源·漏层156的相对的边缘部分相接而形成的1对LDD层157。
然后，在源·漏层156和LDD层157的上部形成栅氧化膜53，在该栅氧化膜53的上部形成栅电极55B。此外，在栅氧化膜53和栅电极55B的侧面形成侧壁氧化膜56。此外，在栅电极55B的下层的阱层151内形成沟道掺杂层155A。再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层156的结构，成为连续地配置该结构的构成。
再有，栅电极55B由在栅氧化膜53的上部按顺序层叠的多晶硅层M21和WSi层L22构成。
在表7中示出N沟道型MOS晶体管T61～T63的构成诸要素。
【表7】逻辑部(T61)读出放大器(T62)存储单元阵列部(T63)场氧化膜厚4000埃4000埃4000埃栅氧化膜厚60埃60埃60埃栅电极 多晶硅2000埃2000埃500埃膜厚 WSi1000埃1000埃1000埃侧壁1000埃1000埃1000埃阱B 700keV 1×1015/cm2B 700keV 1×1015/cm2B 700keV 1×1015/cm2沟道断开层B 130keV 5×1012/cm2B 130keV 5×1012/cm2B 130keV 5×1012/cm2沟道掺杂层B 50keV 5×1012/cm2B 50keV 1×1012/cm2B 50keV 5×1012/cm2LDDAs 30keV 1×1013/cm2As 30keV 1×1013/cm2As 30keV 1×1013/cm2源/漏As 50keV 5×1015/cm2As 50keV 5×1015/cm2As 50keV 5×1015/cm2栅注入P 30keV 5×1015/cm2P 30keV 5×1015/cm2P 30keV 5×1015/cm2热处理 850℃ 30分钟
在表7中，N沟道型MOS晶体管T61～T63的各自的沟道掺杂层形成时的杂质剂量为5×1012/cm2、1×1012/cm2、5×1012/cm2。再有，注入杂质都是硼(B)，注入能量都是50keV。
此外，N沟道型MOS晶体管T61～T63的各自的栅氧化膜的厚度都是60埃。
此外，N沟道型MOS晶体管T61～T63的各自的栅电极形成时的杂质剂量5×1015/cm2。再有，注入杂质都是磷(P)，注入能量都是30keV。
此外，在图37中示出在图36中已示出的逻辑部、读出放大器部和存储单元阵列部的N沟道型MOS晶体管T61～T63中的沿A-A’、B-B’和C-C’线的剖面部分的杂质剖面分布。
在图37中，在横轴上表示剖面方向的位置(深度)，在纵轴上表示杂质浓度。再有，向着图，从左侧开始，横轴依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(体硅层)，省略栅电极的WSi层。
如表7中所示，N沟道型MOS晶体管T61～T63中的栅电极55A和55B中，多晶硅层的厚度是一样的，但在栅电极55A和55B中WSi层对于多晶硅层的厚度的比例不同。即，在N沟道型MOS晶体管T61和T62的栅电极55A中的WSi层对于多晶硅层的厚度的比例是2比1，在N沟道型MOS晶体管T63的栅电极55B中的WSi层对于多晶硅层的厚度的比例是1比2。
如前面所说明的那样，WSi层对于多晶硅层的厚度的比例越高，从多晶硅层进入WSi层的杂质越多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，如图37所示，栅电极中的杂质剖面分布如A-A’线和B-B’线所示，逻辑部和读出放大器部的晶体管T61和T62中比较平坦，如C-C’线所示，存储单元阵列部的晶体管T63中成为陡峭的剖面分布。
因而，在存储单元阵列部中在栅氧化膜附近的杂质浓度变得最低，在存储单元阵列部中的栅电极中耗尽层最宽，氧化膜的有效厚度最厚，阈值最高。
再有，由于在阱层内的沟道掺杂层的杂质浓度在晶体管T61和T63中形成为相同，故A-A’和C-C’线重合。
在图38中示出各栅氧化膜的实际厚度和有效厚度。在图36中，从横轴左侧起依次表示逻辑部、读出放大器部、存储单元阵列部的各自的N沟道型MOS晶体管。如图38所示，在任一个晶体管中实际厚度都相同，但从图38可清楚地看出，各栅氧化膜的有效厚度在存储单元阵列部中特别厚。
再有，与图38中示出的情况相同，在为了使存储单元阵列部中栅氧化膜的有效厚度变得最厚，也可作成以下说明的那种结构。
《3-1-1.器件构成的变形例1》
在图39中示出在内部制成多种晶体管的LOGIC in DRAM 300A的部分构成。再有，在图39中，对与图36中示出的LOGIC in DRAM 300相同的构成附以相同的符号，省略其重复的说明。
在图39中，分别示出逻辑部、读出放大器部、存储单元阵列部中所使用的N沟道型MOS晶体管T64～T66的剖面。
在图39中，N沟道型MOS晶体管T64和T65分别具有栅电极55C，N沟道型MOS晶体管T66具有栅电极55D。而且，栅电极55C由在栅氧化膜3的上部按顺序层叠的多晶硅层M22和WSi层L23构成，栅电极55D由在栅氧化膜3的上部按顺序层叠的多晶硅层M23和WSi层L23构成。
而且，N沟道型MOS晶体管T64～T66中的栅电极55C和55D的WSi层L23的厚度是1000埃，多晶硅层M22和M23的厚度分别为2000埃和500埃。
这样，在N沟道型MOS晶体管T64～T66中的栅电极55C和55D中，WSi层的厚度是一样的，但由于将预期阈值高的存储单元阵列部的多晶硅层变薄来构成，故WSi层对于多晶硅层的厚度的比例变高，从多晶硅层进入WSi层的杂质变多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，在多晶硅层最薄的栅电极55D的栅氧化膜附近的杂质浓度最低，在存储单元阵列部的栅电极中耗尽层变得最宽，氧化膜的有效厚度为最厚，阈值最高。
《3-1-2.器件构成的变形例2》
在图40中示出在内部制成多种晶体管的LOGIC in DRAM 300B的部分构成。再有，在图40中，对与图36中示出的LOGIC in DRAM 300相同的构成附以相同的符号，省略其重复的说明。
在图40中，分别示出逻辑部、读出放大器部、存储单元阵列部中所使用的N沟道型MOS晶体管T67～T69的剖面。
在图40中，N沟道型MOS晶体管T67和T68具有栅电极55E，N沟道型MOS晶体管T69具有栅电极55F。而且，栅电极55E由在栅氧化膜3的上部按顺序层叠的多晶硅层M24和WSi层L24构成，栅电极55F由在栅氧化膜3的上部按顺序层叠的多晶硅层M25和WSi层L25构成。
而且，N沟道型MOS晶体管T67～T69中的栅电极55E和55F的WSi层L24和L25的厚度是1000埃和2000埃，多晶硅层M24和M25的厚度分别为2000埃和1000埃，栅电极55E和55F整体的厚度都是3000埃。
这样，在N沟道型MOS晶体管T67～T69中的栅电极55E和55F中，多晶硅层和WSi层的厚度各不相同，但由于在预期阈值高的存储单元阵列部中，WSi层对于多晶硅层的厚度的比例变高，故从多晶硅层进入WSi层的杂质变多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，在栅电极55F的栅氧化膜附近的杂质浓度最低，在存储单元阵列部的栅电极中耗尽层变得最宽，氧化膜的有效厚度为最厚，阈值最高。
《3-2.制造方法》
作为本发明的实施例3的制造方法，在以上已说明的LOGIC in DRAM300、300A、300B中，使用图41～47说明使用图39已说明的LOGIC inDRAM 300A的N沟道型MOS晶体管T64～T66的制造方法。
首先，在图41中示出的工序中，在P型半导体衬底51的表面利用LOCOS(局部氧化)法形成厚度例如为4000埃的LOCOS层(场氧化膜)52。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底51内形成P型的阱区151。再有，为了在半导体衬底51内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。其次，例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底51内形成沟道断开层152。再有，以和LOCOS层52一起形成元件间分离区那种形状来形成沟道断开层152。
其次，在阱区151内的预定位置形成与读出放大器部的晶体管T65相吻合的杂质浓度最低的沟道掺杂层150。此时，在逻辑部和存储单元阵列部的晶体管T64和T66中也形成沟道掺杂层150。再有，沟道掺杂层150的形成，例如通过以50keV的能量、1×1012/cm2的剂量注入硼离子来进行。
其次，在图42中示出的工序中，在读出放大器部的上部形成抗蚀剂掩模R251，在逻辑部和存储单元阵列部的沟道掺杂层150中有选择地追加注入杂质，形成与逻辑部和存储单元阵列部的晶体管T64和T66相吻合的杂质浓度的沟道掺杂层150A。再有，沟道掺杂层150A的形成，例如通过以50keV的能量、4×1012/cm2的剂量注入硼离子来进行。
其次，在图43中示出的工序中，在半导体衬底51的主面上利用热氧化法形成了成为栅氧化膜53的氧化膜531后，在其上用CVD法形成例如(非掺杂)多晶硅层550作为栅电极材料。再有，氧化膜531的厚度约为60埃，多晶硅层550的厚度约为2000埃。
其次，在图44中示出的工序中，对多晶硅层550注入杂质离子，形成掺杂多晶硅层551。再有，掺杂多晶硅层551的形成，例如，通过以30keV的能量、5×1015/cm2的剂量注入磷离子来进行。
其次，在图45中示出的工序中，在逻辑部和读出放大器部的上部中形成抗蚀剂掩模R255，有选择地刻蚀存储单元阵列部的掺杂多晶硅层551，形成与存储单元阵列部的N沟道型MOS晶体管T66相吻合的厚度(500埃)的掺杂多晶硅层552。
其次，在除去抗蚀剂掩模R255后，在图46中示出的工序中，在掺杂多晶硅层551和552的上部形成WSi层560。作为WSi层560的形成方法，例如使用溅射法，其厚度约为1000埃。
其次，在图47中示出的工序中，在WSi层560的上部形成抗蚀剂掩模R256，通过图形刻蚀形成栅电极55C、55D和栅氧化膜53。
其次，在逻辑部、读出放大器部、存储单元阵列部中利用离子注入形成了LDD层157后，在栅氧化膜53和栅电极55C、55D的侧面形成厚度约为1000埃的侧壁氧化膜56。然后，通过以侧壁氧化膜56为掩模，利用离子注入形成源·漏层156，可得到图39中示出的LOGIC in DRAM 300A的构成。
在这里，LDD层157例如通过以30keV的能量、1×1013/cm2的剂量注入砷(As)离子来形成。此外，源·漏层156例如以50keV的能量、5×1O15/cm2的剂量注入砷离子后，通过在850℃下进行30分钟的退火来形成。
再有，其后，经过电容器形成、层间绝缘膜的形成、布线层的形成工序等来形成LOGIC in DRAM，但省略这些工序的说明和图示。
《3-3.特征的作用效果》
如以上所说明的那样，将本发明的实施例3的LOGIC in DRAM 300、300A、300B作成下述的结构：具有多晶硅层和WSi层的多晶硅硅化物结构，对于特性不同的多种晶体管(例如，要求规格不同的)，通过分别改变WSi层对于多晶硅层的厚度的比例来改变栅氧化膜的有效厚度，从而设定阈值。
即，在WSi层的厚度相对于多晶硅层为厚的存储单元阵列部中，在栅电极内在较宽的范围形成耗尽层，使氧化膜厚度等效地变厚，可提高阈值。
此外，在读出放大器部中，通过使沟道掺杂层的杂质浓度与其他层相比变低，可将来自扩散层的漏泄电流(扩散层漏泄)抑制在最小限度。
因而，通过设定沟道掺杂层的杂质浓度以使扩散层漏泄为最小，并利用WSi层对于栅电极的多晶硅层的厚度的比例来设定阈值，可突破(breakthrough)阈值和扩散层漏泄的折衷关系，可消除电路设计的制约。
再有，在以上已说明的本发明的实施例3中，示出了在单结晶衬底上形成各种晶体管的结构，但即使在SOI(绝缘体上的硅)衬底上形成各种晶体管的情况下也可得到同样的作用和效果。
此外，由于将栅电极作成多晶硅层和WSi层的多晶硅硅化物结构，故可降低栅电极的电阻值，在栅布线中也使用多晶硅硅化物结构的情况下，例如在用于栅电极的充电的电流流过栅布线时，因电压降等引起的电流损耗减少。此外，由于电阻减小，可进行高速工作。
《实施例4》
《4-1.器件构成》
在图48中，作为本发明的实施例4，示出具有逻辑电路的快速存储器(以后称为LOGIC in FLASH)400的部分构成。
一般来说，LOGIC in FLASH大致分为逻辑部和快速存储器部，在逻辑部中要求高速，即要求高驱动能力和低电容。
此外，在快速存储器部中，具有施加高电压的高耐压部和对隧道氧化膜要求高的可靠性的存储单元阵列部等。即，在1个芯片的LOGIC in FLASH内必须有特性不同的几种晶体管。
在图48中分别示出逻辑部、高耐压部和存储单元阵列部中的N沟道型MOS晶体管T71～T73的剖面。
在图48中，N沟道型MOS晶体管T71～T73在同一半导体衬底71(P型)上形成了的P型阱层171内形成。阱层171通过在阱层171内已形成的沟道断开层172和LOCOS层72进行元件间分离，N沟道型MOS晶体管T71～T73分别在元件间分离开的区域中形成。
逻辑部的N沟道型MOS晶体管T71具备在阱层171内独立地平行地形成的1对源·漏层176和与该源·漏层176的相对的边缘部分相接而形成的1对LDD层177。
然后，在LDD层177的上部形成栅氧化膜76，在该栅氧化膜76的上部形成栅电极79A。此外，在栅氧化膜76和栅电极79A的侧面形成侧壁氧化膜80。此外，在栅电极79B的下层的阱层171内形成沟道掺杂层173。
再有，栅电极79A由在栅氧化膜76的上部按顺序层叠的多晶硅层M31和WSi层L31构成。
快速存储器部中的高耐压部的N沟道型MOS晶体管T72具备在阱层171内独立地平行地形成的1对源·漏层176和与该源·漏层176的相对的边缘部分相接而形成的1对LDD层177。
然后，在LDD层177的上部形成栅氧化膜76，在该栅氧化膜76的上部形成栅电极79B。此外，在栅氧化膜76和栅电极79B的侧面形成侧壁氧化膜80。此外，在栅电极79A的下层的阱层171内形成沟道掺杂层173。
再有，栅电极79B由在栅氧化膜76的上部按顺序层叠的多晶硅层M31和WSi层L32构成。
快速存储器部中的存储单元阵列部的N沟道型MOS晶体管T73具备在阱层171内独立地平行地形成的1对源·漏层176，在该源·漏层176的边缘部分的上部形成隧道氧化膜73，在该隧道氧化膜73的上部依次形成浮栅电极77、层间绝缘膜74、控制栅电极79A。
此外，隧道氧化膜73、浮栅电极77、层间绝缘膜74、控制栅电极79A的侧面形成侧壁氧化膜80。再有，由于控制栅电极79A与栅电极79A是相同的构成，故以后作为栅电极79A来处理。
此外，在浮栅电极77的下层的阱层171内形成沟道掺杂层173。
再有，存储单元阵列部成为栅阵列结构，成为相邻的栅之间共用1个源·漏层176的结构，成为连续地配置该结构的构成。
再有，在表8中示出N沟道型MOS晶体管T71～T73的构成诸要素。
【表8】逻辑部(T71)高耐压部(T72)存储单元阵列部(T73)场氧化膜厚4000埃4000埃4000埃浮栅氧化膜厚50埃50埃100埃浮栅电极膜厚…………1000埃浮栅杂质浓度…………1×1020/cm3层间绝缘膜厚…………TEOS/Si3N4/TEOS-100/100/100埃栅电极 多晶硅2000埃500埃2000埃膜厚 WSi1000埃1000埃1000埃侧壁1000埃1000埃1000埃阱B 700keV 1×1015/cm2B 700keV 1×1015/cm2B 700keV 1×1015/cm2沟道断开层B 130keV 5×1012/cm2B 130keV 5×1012/cm2B 130keV 5×1012/cm2沟道掺杂层B 50keV 1×1012/cm2B 50keV 1×1012/cm2B 50keV 1×1012/cm2LDDAs 30keV 1×1013/cm2As 30keV 1×1013/cm2……源/漏As 50keV 5×1015/cm2As 50keV 5×1015/cm2As 50keV 5×1015/cm2栅注入P 30keV 5×1015/cm2P 30keV 5×1015/cm2P 30keV 5×1015/cm2热处理 850℃ 30分钟
在表8中，N沟道型MOS晶体管T71～T73的各自的栅氧化膜的厚度为50埃、50埃、100埃。
此外，N沟道型MOS晶体管T71～T73的各自的沟道掺杂层形成时的杂质剂量都是1×1012/cm2。再有，注入杂质都是硼(B)，注入能量都是50keV。
此外，N沟道型MOS晶体管T71～T73的各自的栅电极形成时的杂质剂量都是5×1015/cm2。再有，注入杂质都是硼(P)，注入能量都是30keV。
此外，在图49中示出在图48中已示出的逻辑部、高耐压部和存储单元阵列部的N沟道型MOS晶体管T71～T73中的沿A-A’、B-B’和C-C’线的剖面部分的杂质剖面分布。
在图49中，在横轴上表示剖面方向的位置(深度)，在纵轴上表示杂质浓度。再有，在图面上部示出存储单元阵列部的N沟道型MOS晶体管T73的构成顺序，在图面横轴示出其他N沟道型MOS晶体管的构成顺序。
在图面的上部，向着图，从左侧开始，按顺序为控制栅电极的多晶硅层、层间绝缘膜(ONO膜)、浮栅电极(多晶硅层)、隧道氧化膜(SiO2层)、阱层(体硅层)，省略栅电极的WSi层。
此外，在图面的横轴，向着图，从左侧开始，按顺序为栅电极的多晶硅层、栅氧化膜(SiO2层)、阱层(体硅层)，省略栅电极的WSi层。
如前面所说明的那样，WSi层对于多晶硅层的厚度的比例变高，故从多晶硅层进入WSi层的杂质变多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
如表8中所示，在N沟道型MOS晶体管T71～T73的栅电极79A和79B中，多晶硅层的厚度是相同的，但在栅电极79A和79B中WSi层对于多晶硅层的厚度的比例不同，即，在N沟道型MOS晶体管T71和T73的栅电极79A中的WSi层对于多晶硅层的厚度的比例是2比1，但在N沟道型MOS晶体管T72的栅电极79B中的WSi层对于多晶硅层的厚度的比例是1比2。
因而，如图49所示，栅电极中的杂质分布是这样的，如B-B’线所示，WSi层对于多晶硅层的厚度的比例最大的高耐压部的晶体管T72中的杂质分布最陡峭，如A-A’和C-C’线所示，WSi层对于多晶硅层的厚度的比例相同的逻辑部的晶体管T71和存储单元阵列部的晶体管T73中成为平缓的杂质分布。
因而，栅氧化膜附近的杂质浓度最低的高耐压部的栅电极中耗尽层最宽，氧化膜的等效的厚度最厚，阈值最高。
再有，如图49中所示，在逻辑部(A-A’线)、高耐压部(B-B’线)、存储单元阵列部(C-C’线)的任一个晶体管中，沟道掺杂层的杂质分布是相同的。
再有，由于存储单元阵列部的N沟道型MOS晶体管T73的浮栅电极用CVD法来形成，故杂质分布是恒定的。
此外，在图50中示出各栅氧化膜的实际厚度和有效厚度。在图50中，从横轴左侧起依次表示逻辑部、高耐压部、存储单元阵列部的各自的N沟道型MOS晶体管。从图50可看得很清楚，各栅氧化膜的有效厚度，在高耐压部中特别厚。
再有，与图50中示出的情况相同，为了使高耐压部中的栅氧化膜的有效厚度为最厚，也可作成以下说明的构成。
《4-1-1.器件构成的变形例1》
在图51中示出在内部制成多种晶体管的LOGIC in FLASH 400A的部分构成。再有，在图51中对与图48中示出的LOGIC in FLASH 400相同的构成附以相同的符号，省略其重复的说明。
在图51中分别示出逻辑部、高耐压部和存储单元阵列部中所使用的N沟道型MOS晶体管T74～T76的剖面。
在图51中，N沟道型MOS晶体管T74和T76具有栅电极79C，N沟道型MOS晶体管T75具有栅电极79D。而且，栅电极79C由在栅氧化膜76(层间绝缘膜74)的上部按顺序层叠的多晶硅层M32和WSi层L33构成，栅电极79D由在栅氧化膜76的上部按顺序层叠的多晶硅层M33和WSi层L33构成。
而且，N沟道型MOS晶体管T74～T76中的栅电极79C和栅电极79D的WSi层L33的厚度是1000埃，多晶硅层M32和多晶硅层M33的厚度分别是2000埃和500埃。
这样，在N沟道型MOS晶体管T74～T76中的栅电极79C和栅电极79D中，WSi层的厚度是相同的，但在预期阈值高的高耐压部中，由于多晶硅层形成得薄，故WSi层对于多晶硅层的厚度的比例变高，故从多晶硅层进入WSi层的杂质变多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，多晶硅层最薄的栅电极79D的栅氧化膜附近的杂质浓度最低，存储单元阵列部的栅电极中耗尽层最宽，氧化膜的等效的厚度最厚，阈值最高。
《4-1-2.器件构成的变形例2》
在图52中示出在内部制成多种晶体管的LOGIC in FLASH 400B的部分构成。再有，在图52中对与图48中示出的LOGIC in FLASH 400相同的构成附以相同的符号，省略其重复的说明。
在图52中分别示出逻辑部、高耐压部和存储单元阵列部中的N沟道型MOS晶体管T77～T79的剖面。
在图52中，N沟道型MOS晶体管T77和T79具有栅电极79E，N沟道型MOS晶体管T78具有栅电极79F。而且，栅电极79E由在栅氧化膜76(层间绝缘膜74)的上部按顺序层叠的多晶硅层M34和WSi层L34构成，栅电极79F由在栅氧化膜76的上部按顺序层叠的多晶硅层M35和WSi层L35构成。
而且，N沟道型MOS晶体管T77～T79中的栅电极79E和栅电极79F的WSi层L34和L35的厚度是1000埃和2000埃，多晶硅层M34和多晶硅层M35的厚度分别是2000埃和1000埃，栅电极79E和79F整体的厚度都是3000埃。
这样，在N沟道型MOS晶体管T77～T79中的栅电极79E和79F中，多晶硅层和WSi层的厚度各自不同，但在预期阈值高的高耐压部中，由于多晶硅层形成得薄，故WSi层对于多晶硅层的厚度的比例变高，故从多晶硅层进入WSi层的杂质变多，多晶硅层中的杂质偏向WSi层一侧而存在，多晶硅层中的杂质浓度成为不均匀的分布。
因而，栅电极79F的栅氧化膜附近的杂质浓度变得最低，存储单元阵列部的栅电极中耗尽层最宽，氧化膜的等效的厚度最厚，阈值最高。
《4-2.制造方法》
作为本发明的实施例4的制造方法，在以上已说明的LOGIC in FLASH400、400A、400B中，使用图53～图66说明使用图51已说明的LOGICin FLASH 400A的N沟道型MOS晶体管T74～T76的制造方法。
首先，在图53中示出的工序中，在P型半导体衬底71的表面利用LOCOS(局部氧化)法形成厚度例如为4000埃的LOCOS层(场氧化膜)72。接着，例如通过以700keV的能量、1×1013/cm2的剂量注入硼离子，在半导体衬底71内形成P型的阱区171。再有，为了在半导体衬底71内形成P沟道MOS晶体管也形成N型的阱区，但省略其说明和图示。例如通过以130keV的能量、5×1012/cm2的剂量注入硼离子，在半导体衬底71内形成沟道断开层172。再有，以和LOCOS层72一起形成元件间分离区那种形状来形成沟道断开层172。
其次，在阱区171内形成沟道掺杂层170。再有，沟道掺杂层170的形成，例如通过以50keV的能量、1×1012/cm2的剂量注入硼离子来进行。
其次，在图54中示出的工序中，在半导体衬底71的主面上利用热氧化法形成了成为隧道氧化膜73的氧化膜731后，在其上用CVD法形成例如掺杂多晶硅层771作为栅电极材料。再有，氧化膜731的厚度约为100埃，掺杂多晶硅层771的厚度约为1000埃，使用磷(P)作为该杂质，浓度约为1×1020/cm3。
其次，在图55中示出的工序中，在存储单元阵列部中的掺杂多晶硅层771的上部中有选择地形成抗蚀剂掩模R271。此时，抗蚀剂掩模R271沿存储单元阵列部的栅宽度方向形成。然后，利用各向异性刻蚀除去未被抗蚀剂掩模R271覆盖的部分的掺杂多晶硅层771。在图56中示出该状态。
图56是从上面一侧(形成抗蚀剂掩模R261的一侧)观察图55的平面图，在存储单元阵列部中，将抗蚀剂掩模R271形成为呈规则排列的矩形的岛状。再有，将抗蚀剂掩模R271形成为覆盖于呈矩形的岛状的有源层AL上和其周围的LOCOS层LL上。此外，由于在高耐压部和逻辑部中未形成抗蚀剂掩模，故露出有源层AL。再有，在图56中，为了容易判断抗蚀剂掩模R271的下部的构成，故部分地除去抗蚀剂掩模R271，以便能看到有源层AL和LOCOS层LL，但这是权宜的方法。
其次，在除去抗蚀剂掩模R271后，在图57中示出的工序中，在掺杂多晶硅层771上利用CVD法形成作为层间绝缘膜74的绝缘膜741，该层间绝缘膜74对浮栅电极和控制栅进行绝缘。再有，该膜成为依次层叠TEOS膜、氮化膜(Si3N4)、TEOS膜的构成，各自的膜厚都是100埃。此外，在高耐压部和逻辑部上也形成绝缘膜741。
其次，在图58中示出的工序中，用抗蚀剂掩模R272覆盖存储单元阵列部的绝缘膜741，全部除去其他区域的绝缘膜741。此时，在其他的区域中也除去氧化膜731。在图59中示出该状态。
图59是从上面一侧(形成抗蚀剂掩模R272的一侧)观察图58的平面图，将抗蚀剂掩模R272形成为覆盖整个存储单元阵列部，但由于在高耐压部和逻辑部中未形成抗蚀剂掩模R272，故露出有源层AL。
其次，在除去抗蚀剂掩模R272后，在图60中示出的工序中，在整个半导体衬底71的主面上利用热氧化法形成作为栅氧化膜76的氧化膜761。此时存储单元阵列部上的绝缘膜741因为含有氮化膜，所以不会被氧化，可保持其厚度。再有，氧化膜761的厚度约为50埃。
其次，在图61中示出的工序中，在半导体衬底71的整个主面上用CVD法形成(非掺杂)多晶硅层790作为栅电极材料。再有，多晶硅层790的厚度约为2000埃。
其次，在图62中示出的工序中，对多晶硅层790注入杂质离子，形成掺杂多晶硅层791。再有，掺杂多晶硅层791的形成，例如，通过以30keV的能量、5×1015/cm2的剂量注入磷离子来进行。
其次，在图63中示出的工序中，在逻辑部和存储单元阵列部的上部形成抗蚀剂掩模R275，有选择地刻蚀高耐压部的掺杂多晶硅层791，形成与高耐压部的N沟道MOS晶体管T75相吻合的厚度(500埃)的掺杂多晶硅层792。
其次，在除去抗蚀剂掩模R275后，在图64中示出的工序中，在掺杂多晶硅层791和792的上部形成WSi层780。作为WSi层780的形成方法，例如使用溅射法，其厚度约为1000埃。
其次，在图65中示出的工序中，在WSi层780的上部形成抗蚀剂掩模R276，进行图形刻蚀，在图66中示出其状态。
图66是从上面一侧(形成抗蚀剂掩模R276的一侧)观察图65的平面图，将抗蚀剂掩模形成为垂直于矩形形状的有源区AL。
通过该图形刻蚀，在逻辑部中形成栅氧化膜76和栅电极79C，在高耐压部中形成栅氧化膜76和栅电极79D，在存储单元阵列部中形成隧道氧化膜73、浮栅电极77、层间绝缘膜74、控制栅电极79C。
其次，在逻辑部、高耐压部中利用离子注入形成了LDD层177后，在栅氧化膜76和栅电极79C的侧面、在栅氧化膜76和栅电极79D的侧面、在隧道氧化膜73、浮栅电极77、层间绝缘膜74、控制栅电极79C的侧面形成厚度约为1000埃的侧壁氧化膜80。然后，通过以侧壁氧化膜80为掩模，利用离子注入形成源·漏层176，可得到图51中示出的LOGIC inFLASH 400A的构成。
在这里，LDD层177例如通过以30keV的能量、1×1013/cm2的剂量注入砷离子来形成。此外，源·漏层176例如以50keV的能量、5×1015/cm2的剂量注入砷离子后，通过在850℃下进行30分钟的退火来形成。
再有，其后，经过电容器形成、层间绝缘膜的形成、布线层的形成工序等来形成LOGIC in FLASH，但省略这些工序的说明和图示。
《4-3.特征的作用效果》
如以上所说明的那样，本发明的实施例4的LOGIC in FLASH 400、400A、400B作成下述的结构：具有多晶硅层和WSi层的多晶硅硅化物结构，对于特性不同的多种晶体管(例如，要求规格不同的)，通过改变WSi层对于多晶硅层的厚度的比例来改变栅氧化膜的有效厚度从而来设定阈值。
即，在相对于多晶硅层WSi层的厚度较厚的高耐压部中，栅电极内在宽的范围内形成耗尽层，氧化膜的厚度等效地变厚，阈值变高。
此外，由于可通过改变栅氧化膜的有效厚度来设定阈值，故没有必要与晶体管的特性相吻合地改变沟道掺杂层的杂质浓度，可将其固定在能将来自扩散层的漏泄电流(扩散层漏泄)抑制在最小限度的浓度。
因而，通过设定沟道掺杂层的杂质浓度以使扩散层漏泄为最小，并利用栅电极的杂质浓度来调整耐电压特性和阈值，在满足关于耐电压的要求的同时，可突破(breakthrough)阈值和扩散层漏泄的折衷关系，可消除电路设计的制约。
此外，即使在形成厚度不同的栅氧化膜的情况下，通过改变栅氧化膜的有效厚度，可削减栅氧化膜的种类。因而，可简化栅氧化膜的制造工序，同时可得到可靠性优良的、膜厚的可控性良好的栅氧化膜。
例如，由于使用图51已说明的LOGIC in FLASH 400A的逻辑部和高耐压部的晶体管中的栅氧化膜的厚度是相同的，故栅氧化膜的种类是2种。而且，形成氧化膜的工序只是形成氧化膜731的工序(图54)和形成氧化膜761的工序(图60)，由于在任一个工序中都用1次热氧化工序来形成，故没有必要象用图119～图132已说明的现有的制造方法那样，分成多次来形成1个氧化膜，没有必要担心杂质混入或膜厚的可控性的下降。
再有，在以上已说明的本发明的实施例4中，示出了在单结晶衬底上形成各种晶体管的结构，但即使在SOI(绝缘体上的硅)衬底上形成各种晶体管的情况下通过应用本发明也可得到同样的作用和效果。
《本发明的其他的应用例》
在以上已说明的本发明的实施例1～4中，以DRAM、快速存储器、LOGIC in DRAM、LOGIC in FLASH为例进行了说明，但本申请的发明的技术思想的应用面不限于这些半导体器件。即，在通过多晶硅层和WSi层形成多晶硅硅化物的结构的控制电极中，通过用改变WSi层对于多晶硅层的厚度的比例来调整多晶硅层内的杂质浓度，可任意地设定控制电极内的耗尽层的厚度，可改变栅氧化膜的有效厚度来任意地设定阈值，因此在1个共同的衬底上形成的各部分的晶体管中，在栅氧化膜的厚度相同、但需要改变栅氧化膜的有效厚度的情况或栅氧化膜的厚度各自不同、但需要沟道掺杂层的浓度作成相同的情况下，通过应用本申请的发明，可得到所希望的效果。
此外，在实施例1～4中，在1个共同的衬底上形成的3个部分中分别示出使用特性各不相同的晶体管的例子，但这不是说在3个部分中分别只使用1种晶体管。例如，如以LOGIC in DRAM为例，在逻辑部中可使用2种或更多种晶体管，即使在读出放大器部中也可以是使用2种或更多种晶体管的结构。此外，也可以是，在逻辑部中使用2种晶体管、在存储单元阵列部中使用1种晶体管的结构。
此外，即使是逻辑部、高耐压部、读出放大器部、存储单元阵列部等的那样的不能明确区分器件构成的半导体器件，在需要作成特性不同的多种晶体管的结构中，本申请的发明也是有效的。
此外，所使用的晶体管的种类没有必要是3种。可以是使用3种以上或2种特性不同的晶体管的结构。
即使在这些各种的结构中，通过改变WSi层对于多晶硅层的厚度的比例和适当地选择栅氧化膜的厚度和沟道掺杂层的浓度的组合可得到所希望的效果。
此外，即使在只有1种晶体管的半导体器件中，在打算改变栅氧化膜的有效厚度来任意地设定阈值的情况下，本发明也是有效的。
《实施例5》
在以上已说明的本发明的实施例1～4中，以DRAM、快速存储器、LOGIC in DRAM、LOGIC in FLASH的读出放大器部、外围电路部、存储单元阵列部、高耐压部中改变构成这些部分的MOS晶体管的栅电极的WSi层对于多晶硅层的厚度的比例的例子进行了说明，但对于通过利用WSi层来吸收多晶硅层内的杂质在栅电极内产生的耗尽层的利用不限定于上述的部位。
即，本申请的发明在1个芯片内需要制成多种晶体管的半导体器件中是有效的。以下就本发明的实施例5进行说明。
图67示出一般的降压电路。该降压电路是将5V(伏)的信号降压为3.3V而输出的电路，具备：在电源电位Vcc和接地电位GND之间串联连接的PMOS晶体管Q1和NMOS晶体管Q2、在电源电位Vcc和接地电位GND之间串联连接的二极管D1和D2、与二极管D1和D2的连接点ND1连接的输入焊点PD。再有，二极管D1的阴极与电源电位Vcc连接，其阳极与二极管D2的阴极连接，二极管D2的阳极与接地电位GND连接。而且，连接点ND1与PMOS晶体管Q1和NMOS晶体管Q2的栅电极共同连接的连接点ND2连接，PMOS晶体管Q1和NMOS晶体管Q2的连接点ND3与以3.3V工作的电路系统(以后称为3.3V系统的电路)LC连接。
在这种结构的降压电路中，从输入焊点ND将5V的信号提供给PMOS晶体管Q1和NMOS晶体管Q2的栅电极(以后称为5V系统的电路HC)。另一方面，将作为5V系统的电路的输出的3.3V提供给构成3.3V系统的电路LC的MOS晶体管的栅电极。
这样一来，在提供给栅电极的电压不同的电路系统中，有必要使构成这些电路的MOS晶体管的栅氧化膜的厚度各不相同。这是因为，如将5V系统的电路HC的MOS晶体管栅氧化膜的厚度作成与3.3V系统的电路LC的MOS晶体管的栅氧化膜的厚度相同，则在绝缘能力方面会产生问题。相反，如将3.3V系统的电路LC的MOS晶体管栅氧化膜的厚度作成与5V系统的电路HC的MOS晶体管的栅氧化膜的厚度相同，则3.3V系统的电路LC的MOS晶体管的工作速度变慢，在工作特性方面产生问题。
因此，迄今形成栅氧化膜的厚度各不相同的MOS晶体管。因而，存在需要用于形成厚度不同的栅氧化膜的工序从而制造工序变得复杂的问题。
但是，如采用本申请的发明，则没有必要在5V系统的电路HC和3.3V系统的电路LC中改变栅氧化膜的厚度，可简化制造工序。
《5-1.器件构成》
在图68中作为本发明的实施例5示出由供给栅电极的电压比较高的MOS晶体管H1构成的高电压电路部HP和由供给栅电极的电压比较低的MOS晶体管L1构成的低电压电路部LP的制造工序。
在图68中，MOS晶体管H1和L1在同一半导体衬底1001上形成的阱层1002内形成。阱层1002通过阱层1002内形成的沟道断开层1003和LOCOS层1004进行元件间分离。然后，在通过沟道断开层1003和LOCOS层1004在元件间分离开的区域内形成沟道掺杂层1005。
此外，在半导体衬底1001的主面上形成氧化膜1006，在氧化膜1006的上部形成多晶硅层1007。再有，氧化膜1006的厚度成为与提供给MOS晶体管L1的栅电极的电压相适应的厚度。然后，在高电压电路部HP的多晶硅层1007上形成WSi层1030，成为多晶硅硅化物结构。再有，在多晶硅层1007上利用例如离子注入法导入杂质。这里，作为杂质的种类，在将MOS晶体管作成N型的情况下，例如通过以30keV的能量、5×1015/cm2的剂量注入磷(P)离子。此外，在将MOS晶体管作成P型的情况下，例如通过以10keV的能量、5×1015/cm2的剂量注入硼(B)离子。
这里，在图69中示出低电压电路部LP的局部斜视图。在图69中，D-D’线的剖面图对应于图68的低电压电路部LP。再有，在图69中示出的多晶硅层1007的两侧面外侧的阱层1002内，在以后的工序中形成源-漏区。
《5-2.制造方法》
在这样的构成的降压电路中，在以后的热处理工序、例如源-漏区的杂质的活化工序时，如在30分钟间施加850℃的温度，则在高电压电路部HP中多晶硅层1007中的杂质被吸收到WSi层1030中，多晶硅层1007中的杂质偏向WSi层1030一侧而存在，多晶硅层1007中的杂质浓度成为不均匀的分布。结果，在氧化膜1006附近的杂质浓度变低，在器件工作时形成耗尽层，高电压电路部HP中的氧化膜1006的有效厚度变厚，阈值变高。因而，即使在氧化膜1006的厚度不是适合于提供给MOS晶体管H1的栅电极的电压的厚度的情况下，加到氧化膜1006上的电场也变小，可防止氧化膜1006的绝缘破坏，可提高MOS晶体管H1的可靠性。
《5-3.特征的作用效果》
这样一来，即使在存在由供给栅电极的电压比较高的MOS晶体管H1构成的高电压电路部HP和由供给栅电极的电压比较低的MOS晶体管L1构成的低电压电路部LP的情况下，形成适合于MOS晶体管L1的氧化膜即可，与以分开的方式制成氧化膜的情况相比可简化制造工序。
此外，在低电压电路部LP中，由于在MOS晶体管L1的多晶硅层1007上不形成WSi层，故即使在以后的热处理工序中多晶硅层1007中的杂质也不会减少，在器件工作时不形成耗尽层，氧化膜1006的实际厚度和有效厚度不变化。而且，由于氧化膜1006的厚度以与MOS晶体管L1相吻合的方式设定得较薄，通过施加栅电压在阱层1002中产生的载流子的个数增加，源·漏电流增加，工作速度提高，可得到工作特性优良的MOS晶体管。
《5-4.变形例1》
在以上已说明的本发明的实施例5中，示出形成在高电压电路部HP的MOS晶体管H1的多晶硅层1007上的WSi层1030，在低电压电路部LP的MOS晶体管L1的多晶硅层1007上不形成WSi层1030的例子，但也可在MOS晶体管L1的多晶硅层1007上形成WSi层以外的多晶硅硅化物层。
以下使用按顺序示出制造工序的图70～72说明上述结构。在图70中示出的工序中，在MOS晶体管H1和L1的多晶硅层1007上形成WSi层1030。再有，由于在WSi层1030的形成方面使用溅射法，故如不用抗蚀剂掩模等覆盖在MOS晶体管L1上，则在MOS晶体管L1上也形成WSi层1030。
其次，在图71中示出的工序中，除去MOS晶体管L1的多晶硅层1007上的WSi层1030。
其次，在图72中示出的工序中，在MOS晶体管H1的WSi层1030上和MOS晶体管L1的多晶硅层1007上形成硅化钴(CoSi2)层1040。
这样，通过在MOS晶体管L1的多晶硅层1007上形成硅化钴层1040，可降低栅电极的电阻值，可进一步提高工作速度。
再有，在图72中示出的工序后进行用于将MOS晶体管H1的多晶硅层1007中的杂质吸收到WSi层1030中的热处理工序。由于硅化钴层1040不象WSi层1030那样吸收杂质，故MOS晶体管L1的多晶硅层1007中的杂质浓度不会降低。
再有，也可使用硅化钛层(TiSi2)或硅化镍层(NiSi2)来代替硅化钴层1040。
此外，也可作成下述的结构：在图71中示出的工序后进行热处理工序，除去MOS晶体管H1的多晶硅层1007上的WSi层1030。此时，在图72中示出的工序中，在MOS晶体管H1和MOS晶体管L1的多晶硅层1007上形成硅化钴层1040。
《5-5.变形例2》
在本发明的实施例5中，示出在高电压电路部HP的MOS晶体管H1的多晶硅层1007上的大致整个区域上形成WSi层1030的例子，但也可如以下所说明的那样，只在多晶硅层的端部上形成WSi层。
在图73中，示出高电压电路部HP的主要部分。再有，在图73中，省略沟道断开层1003和沟道掺杂层1005。在图73中，WSi层1031在夹住LOCOS层1004的有源区AL的端部的多晶硅层1007上形成。
然后，在该状态中，如进行例如850℃ 30分钟的退火，则多晶硅层1007内的杂质被吸收到WSi层1031中，这一点被限定于有源区AL的端部的多晶硅层1007内。因而，在MOS晶体管H1工作时，在有源区AL的端部的多晶硅层1007内耗尽层的形成范围变宽，等效的氧化膜的厚度变厚，阈值部分地变高。
再有，如以这种方式部分地提高阈值，则不仅适用于高电压电路部HP，也适用于低电压电路部LP的MOS晶体管L1。
采用这样的结构的优点在体硅衬底上形成的MOS晶体管中较少，但在SOI(绝缘体上的硅)衬底上形成的MOS晶体管中可解决由有源区AL的端部的结构引起的阈值降低的问题。
在图74中示出在SOI(绝缘体上的硅)衬底上形成的MOS晶体管。SOI衬底1010由硅衬底1013、在硅衬底1013上形成的埋入绝缘膜1012、在埋入绝缘膜1012上形成的SOI层1011构成，在SOI层1011上形成MOS晶体管等。而且，SOI层1011的厚度形成得较薄。特别是存在下述问题：如图74的E-E’线中示出的部分那样，在有源区AL的端部S0I层1011非常薄，在该部分中的MOS晶体管的阈值比其他部分(用F-F’线中示出的部分)降低，从而使MOS晶体管整体的阈值降低。而且，如阈值降低的话，则成为寄生MOS晶体管工作这样的现象的主要原因。
但是，如采用本申请的发明，由于在有源区AL的端部上的多晶硅层1007内耗尽层的形成范围变大，等效的氧化膜的厚度变厚，可部分地提高阈值，故可解决上述的问题。
此外，在图73和图74中，示出了下述的结构：在由LOCOS层1004夹住的有源区AL的端部的多晶硅层1007上形成WSi层1031，在有源区AL的中央部的多晶硅层1007上不形成WSi层1031。但是，从降低栅电极的电阻值的观点看，也可作成图75中示出的结构。
即，如图75所示，通过在整个WSi层1031的上部形成硅化钴层1041，可进一步降低栅电极的电阻值，可进一步提高工作速度。
再有，由于硅化钴层1041不象WSi层1031那样吸收杂质，因此有源区AL的中央部的多晶硅层1007中的杂质浓度不会降低。
在以上已说明的本发明的实施例5及其变形例中，基本上以在体硅衬底上形成的半导体器件为例进行说明，但当然也适用于在变形例2中图74中示出的在SOI衬底上形成的半导体器件。
此外，在实施例5的变形例1～3中，作为应用于高电压电路部HP的例子进行了说明，但当然也可应用于低电压电路部LP。
此外，在本发明的实施例5中，采用降压电路为例子，将由供给栅电极的电压比较高的MOS晶体管H1构成的高电压电路部HP和由供给栅电极的电压比较低的MOS晶体管L1构成的低电压电路部LP的存在作为前提进行了说明，但也可将本发明应用于一般的输入输出电路。即，在输入输出电路中，存在下述情况：由静电引起的高电压、例如比电源电压高的电压，从外部输入到栅电极。但是通过应用本发明，由于栅氧化膜的有效厚度变厚，故即使在这样的情况下，也可得到防止栅氧化膜受到绝缘破坏的、可靠性高的输入输出电路。
如采用本发明的第1方案所述的半导体器件，由于控制电极具有在多晶硅层的上部形成了硅化钨层的多晶硅硅化物结构，多晶硅层在其内部具有第2导电型的杂质，该杂质具有在硅化钨层一侧浓度较高、在其相对一侧浓度较低的分布，故相应于杂质浓度较低的部分在器件工作时在多晶硅层内形成耗尽层，相应于耗尽层的形成区域确定栅氧化膜的有效厚度。因而，在需要特性(例如，要求规格)不同的多种晶体管的情况下，可通过分别改变杂质浓度分布来改变栅氧化膜的有效厚度从而设定阈值。因而，没有必要象以往那样与晶体管的特性相吻合地改变沟道掺杂层的杂质浓度，可将该浓度固定在能使来自扩散层的漏泄电流(扩散层漏泄)抑制在最小限度的浓度。例如，通过设定沟道掺杂层的杂质浓度以使扩散层漏泄为最小，并利用硅化钨层与多晶硅层的厚度的比率来设定阈值，可突破(breakthrough)阈值和扩散层漏泄的折衷关系，可消除电路设计的制约。此外，由于可改变栅氧化膜的有效厚度，因此不需要以各不相同的厚度来形成耐电压不同的晶体管的栅氧化膜的厚度。
如采用本发明的第2方案所述的半导体器件，由于在至少2种晶体管中其构成是使硅化钨层对于多晶硅层的厚度的比率不同，故可使多晶硅层内的杂质的浓度分布各不相同。即，在硅化钨层对于多晶硅层的厚度的比率高的晶体管中，其杂质的浓度分布与其他的晶体管的浓度分布相比变得陡峭。结果，在器件工作时在多晶硅层内形成的耗尽层的形成区域变宽，栅氧化膜的有效厚度变宽。因而，如应用于要求栅氧化膜最厚的晶体管中，则可减薄实际的栅氧化膜的厚度。此外，由于如改变硅化钨层对于多晶硅层的厚度的比率，就可改变栅氧化膜的有效厚度，故没有必要制成多种厚度不同的栅氧化膜。
如采用本发明的第3方案所述的半导体器件，由于第1～第3硅化钨层与第1～第3多晶硅层的厚度的比率各不相同，第1～第3栅氧化膜具有相同的厚度，第1～第3种晶体管的上述沟道掺杂层具有相同的杂质浓度，故例如在DRAM中，如将第1种晶体管应用于读出放大器电路、将第2种晶体管应用于外围电路、将第3种晶体管应用于存储单元阵列，则通过分别改变第1～第3硅化钨层与第1～第3多晶硅层的厚度的比率，可改变栅氧化膜的有效厚度从而设定阈值。因而，没有必要象以往那样与晶体管的特性相吻合地改变沟道掺杂层的杂质浓度，可将该浓度固定在能把来自扩散层的漏泄电流(扩散层漏泄)抑制在最小限度的浓度。因而，通过设定沟道掺杂层的杂质浓度以使扩散层漏泄为最小，并利用第1～第3硅化钨层与第1～第3多晶硅层的厚度的比率来设定阈值，可突破(breakthrough)阈值和扩散层漏泄的折衷关系，可消除电路设计的制约。此外，分别改变硅化钨层与多晶硅层的厚度的比率这一点，与改变半导体衬底内形成的沟道掺杂层的杂质浓度的情况相比，对其他的结构的影响较小。即，在半导体衬底内注入离子的情况，特别是在进行高剂量的注入的情况，成为半导体衬底内的结晶性变坏的主要原因。但是，由于本发明中对位于最外层的控制电极进行处理，因此不产生上述那样的问题。
如采用本发明的第4方案所述的半导体器件，由于第1硅化钨层与第1多晶硅层的厚度的比率比其他的高，第1和第2栅氧化膜具有相同的第1厚度，第3栅氧化膜具有比第1厚度厚的第2厚度，故例如在快速存储器中，如将第1种晶体管应用于要求高耐压电路、将第2种晶体管应用于外围电路、将第3种晶体管应用于存储单元阵列，则没有必要将耐电压不同的晶体管的栅氧化膜的厚度形成为各不相同的厚度。此外，例如在LOGICin FLASH中，可以将第1种晶体管应用于要求高耐压电路、将第2种晶体管应用于逻辑电路、将第3种晶体管应用于存储单元阵列。此外，由于通过改变栅氧化膜的有效厚度可设定阈值，故没有必要与晶体管的特性相吻合地改变沟道掺杂层的杂质浓度，可将该浓度固定在能把来自扩散层的漏泄电流(扩散层漏泄)抑制在最小限度的浓度。因而，通过设定沟道掺杂层的杂质浓度以使扩散层漏泄为最小，并利用硅化钨层与多晶硅层的厚度的比率来调整耐电压特性或阈值，在满足对于耐电压的要求的同时，可突破(breakthrough)阈值和扩散层漏泄的折衷关系，可消除电路设计的制约。此外，即使在形成厚度不同的栅氧化膜的情况下，通过改变栅氧化膜的有效厚度，可削减栅氧化膜的种类。因而，可简化栅氧化膜的制造工序，同时可得到可靠性优良的、膜厚的控制性良好的栅氧化膜。
如采用本发明的第5方案所述的半导体器件，由于第3硅化钨层与第3多晶硅层的厚度的比率比其他的高，第1和第3栅氧化膜具有相同的厚度，第1和第3种晶体管的上述沟道掺杂层具有相同的杂质浓度，故例如在LOGIC in DRAM中，如将第1种晶体管应用于逻辑电路、将第2种晶体管应用于读出放大器电路、将第3种晶体管应用于存储单元阵列，则在硅化钨层对于多晶硅层的厚度的比率最高的存储单元阵列中，在控制电极内在宽的范围内形成耗尽层，氧化膜厚度等效地变厚，可提高阈值。因此，通过设定第1～第3种晶体管的上述沟道掺杂层的杂质浓度以使扩散层漏泄为最小，并利用硅化钨层与多晶硅层的厚度的比率来设定阈值，可突破(breakthrough)阈值和扩散层漏泄的折衷关系，可消除电路设计的制约。
如采用本发明的第6方案所述的半导体器件，由于具备在有源区的端部的多晶硅层的上部有选择地形成的硅化钨层，有源区的端部的多晶硅层内的杂质具有在硅化钨层一侧浓度较高、在其相对一侧浓度较低的浓度分布，故相应于杂质浓度较低的部分在器件工作时在多晶硅层内形成耗尽层，根据耗尽层的形成区域确定栅氧化膜的有效厚度。因而，在器件工作时，在有源区的端部的多晶硅层内耗尽层的形成范围变宽，等效的氧化膜的厚度变厚，可部分地提高阈值，例如，在使用SOI衬底作为半导体衬底的情况下，可解决由端部的结构引起的阈值降低的问题。
如采用本发明的第7方案所述的半导体器件，可进一步降低控制电极的电阻值，可进一步提高工作速度。再有，由于硅化钨层以外的金属硅化物层不吸收杂质，故有源区的中央部的多晶硅层中的杂质浓度不会降低。
如采用本发明的第8方案所述的半导体器件的制造方法，通过在该工序后进行热处理，多晶硅层中的杂质被吸收到硅化钨层中，多晶硅层内的杂质具有在硅化钨层一侧浓度较高、在其相对一侧浓度较低的浓度分布，可得到适合于制造本发明的第1方案所述的半导体器件的制造方法。
如采用本发明的第9方案所述的半导体器件的制造方法，可得到适合于在硅化钨层的厚度是一定的、使多晶硅层的厚度变化的情况下的制造本发明的第3方案所述的半导体器件的制造方法。
如采用本发明的第10方案所述的半导体器件的制造方法，可得到适合于在硅化钨层的厚度是一定的、使多晶硅层的厚度变化的情况下的制造本发明的第4方案所述的半导体器件的制造方法。
如采用本发明的第11方案所述的半导体器件的制造方法，可得到适合于在硅化钨层的厚度是一定的、使多晶硅层的厚度变化的情况下的制造本发明的第5方案所述的半导体器件的制造方法。
如采用本发明的第12方案所述的半导体器件的制造方法，通过在该工序后进行热处理，第1种晶体管的多晶硅层中的杂质被吸收到硅化钨层中，多晶硅层内的杂质具有在硅化钨层一侧浓度较高、在其相对一侧浓度较低的浓度分布，第1种晶体管在其工作时在多晶硅层内在宽的范围内形成耗尽层，栅氧化膜的有效厚度变厚。因而，例如即使在提供给第1和第2种晶体管的控制电极的电压各不相同的情况下，也没有必要改变氧化膜的厚度，与分开制造氧化膜的情况相比，可得到简化了制造工序的制造方法。
如采用本发明的第13方案所述的半导体器件的制造方法，由于即使在第2种晶体管中也成为多晶硅硅化物结构，故可进一步降低控制电极的电阻值，可得到适合于制造进一步提高了工作速度的半导体器件的制造方法。
如采用本发明的第14方案所述的半导体器件的制造方法，可提供硅化钨层的具体的制造方法。