本发明涉及数据传输系统。 在数字通信领域内，使用二进制数字，通常称为‘二进位数’，每个符号可以采用仅有的两个数值之一。对于某些应用，8个二进位数一起集合为‘二进位组’。
为了在单根线上以较高速率传输几个相同的信道，对每个信道的二进位数通常还实行位交错，而近来某些国家的和国际的标准已经建议应该采用‘二进位组交错’。在这种情况下，高速率载体从第一个输入信道承载8个连续的二进制位，接着又从第二个输入信道承载8个连续的二进制位，等等。显然，二进位组交错使用8倍于位交错所需的存储器（例如，D型双稳态器件）以作相同类型的基本处理。
本发明涉及减少为了以较高速率实现二进位组交错所必需的处理量。
从而，本发明在于数字通信设备，该设备用于交错一个预定码长的多位序列，从一个速率的多个输入信号到较高速率的单输出数据流。对于每个输入信号，本设备包括：（1）第一个储存装置阵列，该装置按串行时序储存每个多位预定码长序列，所述阵列是并行排列的，（2）读出装置，该装置以并行方式把存储在所述阵列中的每个所述储存位序列读入第二个储存装置中，以致所述储存序列的位数是交错地，（3）组合装置，该装置用于以如下方式组合从所述第二个阵列输出的序列，即，输出数据流包含交错的所述原始多位序列，以致在最后的输出数据流中，来自一个输入信号的多位序列被来自其它各输入信号中每个信号的多位序列与该信号的下一个多位序列隔开。
为了能更清楚地了解本发明，现用举例的方法并参考附图进行具体描述。
图1和图2是描述两个已有的位交错方法的方框图。
图3是已有二进位组交错的方法的方框图。
图4是根据本发明的用于二进位组交错的设备的一个实施例的方框图。
图5是图1的实施例的变型的方框图。
图1和图2表明两个已有的位交错方法。
图1中四个输入数据流IN1至IN4是位交错的，每个数据流被送到各个D型双稳态器件Q1至Q2的一个输入端。双稳态器件的其它输入端输入时钟信号C4，C4是用一个分路电路40从主时钟信号C1得到的，信号C1具有所述输出比特率。电路40同时提供信号CC及其倒相信号 CC，信号 CC出现在脉冲C4的后沿。双稳态器件Q1-Q4的输出送到由或非门和串接双稳态器件组成的阵列30。
因此，双稳态器件Q4的输出送到相同的双稳态器件11的一个输入端，器件11的另一个输入端接信号C1。双稳态器件11的输出送到或非门12的一个输入端，门12的另一个输入端接信号CC。双稳态Q3的输出送到或非门13的一个输入端，门13的另一个输入端接信号 CC。门12和13的输出送到或非门14，门14的输出送到双稳态器件15的一个输入端，类似于双稳态器件11，器件15由信号C1定时。可以看到，双稳态器件15的输出将包含输入信号IN3和IN4的交错位。双稳态器件Q2的输出与双稳态器件15的输出以与双稳态器件Q4和11的输出相同的方式组合，即，它们是分别加到由信号CC和 CC定时的各自的或非门16、17，门16和17的输出送到另一个或非门18，后者为双稳态器件19提供输入信号，双稳态器件19是由信号C1定时的。最后的位交错输出信号是由双稳态器件20输出的，后者也是由C1定时的，并且通过或非门21、22、23耦合到双稳态器件Q1和19输出端，所述或非门的作用与上述两组或非门相同。
图2的实施例中，四个双稳态器件Q1至Q4的输出送到由各或非门32、33、34、35构成的阵列31，所述各或非门同时接来自四分路电路40的信号CC1、CC2、CC3和CC4。
这四个信号具有输入比特率，且彼此间逐次差一个比特相位。这四个或非门的输出送到或非门36的四个输入端，门36的输出送到由信号C1定时的双稳态器件37的输入端。
图2的方法具有不使用图1中的双稳态器件的优点，而缺点是使用4个输入门电路。在一般的N个输入的情况下，如果严格仿效这个模型，则应使用N个输入门，做一些变化以减少每个门电路的输入端数是可能的，代价是使用更多的门电路和更多的双稳态器件。附于图1和图2的定时图仅表明标称时间，这是为了作图方便。
图3表示已有的二进位组交错的方法，采用的原理同于图1中的，假定输入数据流IN1-IN4已经是同步的二进位组，并有使8分路电路与二进制定时电路同步的装置。所有情况下的方法都是以四个输入信道作为例子来说明的。
在图3的实施例中，单个D型双稳态器件Q1至Q4是用四个阵列或串行链接的双稳态器件排来代替的。对于输入信号IN1，这些双稳态器件是Q1至Q8，对于输入信号IN2是Q9至Q16，以此类推。所有这些双稳态器件均由信号C4定时。因此，当已经从每个输入端接收到一个完全的二进位组后，IN1信号的第一位将储存在Q1，第二位储存在Q2，以此类推。同样地，对于IN2，第一位将存在Q9，第二位存在Q10，以此类推。
为了简化，仅仅对于IN4信号通道画出与双稳态阵列有关的附加电路元件。这些附加元件是由32个D型双稳态器件的阵列50构成的，全部具有连接到C1信号通道的定时输入端。此外，在最初描述的四个阵列中，除双稳态器件Q32的输出外，每个双稳态器件的输出端各自连接到一个单独的或非门电路51的输入端，Q32是直接连接到阵列50中第32个双稳态器件的输入端。
阵列50中的每个双稳态器件，除了输出双稳态以外，以完全类似于图1所示的或非门的方式与3个或非门相联系。这些或非门是用52表示的。3组中每组的第一对或非门分别接信号CC和它的倒相信号 CC，这些信号由以信号C4驱动的8分路电路53产生。
二进位组交错方法所使用的原理与图2中的相同，但未给出详细的说明。
逻辑处理电路的实际实现涉及各种逻辑元件时间延迟的校正容限，所述时间延迟包括D型双稳态器件的建立和保持时间。实际上，所有上述电路的所述容限要求图中所有元件的允许迟延与输出符号速率相关联，即，与最短重复周期相关联。
在二进位组交错的情况下，如满足这个准则，则必须完成的处理量能够减少，这是一个显著的优点。图4表示过去实现这点的原理，即，交换输入信道的位，使用其时间容限仅与输入速率有关的逻辑处理，最后，使用类似于图1或图2的简单电路进行位交错。在各二进位组储存器中，各步骤已经按相反的次序编号，以标注每个输入信道和输出信道中的位的次序。
如图4所示，每个输入信号IN1-IN4馈入各自的阵列或8个D型双稳态块中，阵列编号为10、11、12和13。于是，每个阵列储存一个二进位组，以Q1标记信道IN1承载的第一位，以Q2标记信道IN1承载的第二位，等等。同样地，IN2的第一位以Q9标记。这些阵列中的每一个与图3中所示的阵列Q1至Q8相同。而在本实施例中，双稳态块10-13的存储信息并行馈入4个附加的电路阵列或块90-93。图中仅示出块90的细节，而块91、92、93与它相同。块90是由8个D型双稳态器件101、102、…108（仅示出其中的3个）组成的。该信息块还包括8组或非门111至118，每组由3个或非门组成，这3个或非门以与图1和图3中的或非门和双稳态器件严格相同的方式相连接。每组中的第一对或非门分别接信号CC和它的倒相信号 CC，这些信号取自8分路计数器120。如图4所示，组111的第一个或非门接收双稳态器件Q1的输出，组112的第一个或非门接收双稳态器件Q5的输出，以此类推，直到组118的第一个或非门接收阵列13的双稳态器件Q29的输出。所有这些第一个或非门的另一个输入端接收信号CC。每组的第二个或非门在一个输入端接收信号 CC和该块中前一个双稳态器件的输出。
这种操作的结果是：块90保持8个位Q1、Q5、Q9、Q13、Q17、Q21、Q25和Q29，块91保持位Q2、Q6等。这样，来自四个输入信道的位已被交错。于是，4个块的存储信息被相应于图1或图2中所示的阵列30或31的电路20读出和交错。可以看到，所述4个块中的位交错继之以该块的输出信号的交错，这有效地实现了4个输入数据信道的二进位组交错。
作为这个原理的更进一步但非唯一的实施例，图5表示位交错方法，该方法可以用于按次序实现16个输入信道有效的二进位组交错，分两步使用位交错，以获取最后速率。
图5所描述的实施例有16个阵列201-216，它们各自与一个输入信号IN1-IN16相关联。这些阵列中的每一个都与图3所示的8个串联的双稳态器件Q1至Q8的阵列相同，也与图4所示的阵列10至13相同。这些块101-116的并行输出送到与图4所示的块90-93相同的16个阵列221-236的输入端。在这些阵列221-236中，输入位排列的方式是用数字网表示的。
在每个阵列221-236中最后的双稳态器件的串行输出送到4个阵列240-243之一，这四个阵列中的每一个实际上同于图1所示的由或非门和双稳态器件组成的阵列30，也同于图2所示的或非门阵列31。
阵列240-243中的每一个的输出送到与阵列240相同的单个阵列250。可以看出，输入信号的相继的位交错最终得出二进位组交错的最后输出信号。
前面的说明已经涉及输入信号的交错的二进位组。可以看出，参考图4和图5所说明的设备的基本原理能够应用于码长不同于8的多位序列。