本发明涉及一种去复用器，它用于数字时分复用通信系统，包含有一个从接收到的同步字的时钟中导得同步信号的电路，该同步信号的时间跳动要比接收到的同步字时钟时间跳动小。 这种去复用器揭示在专利DE-A1-3439633中。在该去复用器中，从接收到的同步字时钟中导得同步信号，并借助于对去复用器传输附加信息来校正同步字时钟，使相继时钟脉冲之间的时间间隔等于在发送端由复用器插入到脉冲帧中、与脉冲帧异步的数字信号同步字之间的时间间隔。因此，借助于该信号的异步插入，所引起的同步字跳动（也称为“等待时间跳动”）、在该去复用器中明显地减小。
这种解决方法地缺点在于，在发送端需要一个产生附加信息的电路，并且传输这个附加信息时可发送的有用信息量减少了。
因此，本发明的目的是要提供一种去复用器，它能减小等待时间跳动，而不需要在发送端所属的信号复用器中采取任何措施。
本发明的目的得以实现是通过将从接收到的同步字时钟中导得同步信号的电路包含有一个用以测量接收到的同步字之间的时间间隔的测量装置，从同步字之间的时间间隔中取得平均值的滤收器、以及一个信号发生器，它根据上述平均值形成这样的同步信号，使其脉冲周期等于上述平均值;上述滤波器不断地在一个预定的时间段内从相继的同步字之间不同的时间间隔中取得平均值，并将它舍入成整数，而舍入误差通过误差反馈后计入随后求得的平均值中;该滤波器包括一个计数器，在电路进入运行之前，该计数器内存贮一个同步字之间假定的平均距离值;在两个同步字之间的一个间隔时间，计数器按一个固定量增加或减小一次它的计数值，或者不改变它的计数值，具体怎样改变，取决于比较器的数值比较结果，其两路输入一路是计数器的计数值，另一路是出现在滤波器端上的后续的计数值与误差信号之后。
现在，通过下面有关附图的实施例来说明本发明。这些附图是：
图1是减小等待时间跳动的新型电路的方块图;
图2是图1中滤波器F的第一实施例;
图3是图1中滤波器F的第二实施例。
参见图1，在同步字检测器（图中未示出）中检测出同步字后，同步字检测器对此起响应而产生的脉冲I通过两条线路加到测量装置M内。
这个测量装置M包含有一个计数器1和一个寄存器2。
在接收到一个脉冲I后，由 去复用器（图中未示出）所提供的同步字时钟WT锁定的计数器1从零起开始计数，直至下一个脉冲I到达。这时，计数器计数到Nn，它是上述两个脉冲之间也即刚才接收到的两个相继的同步字之间时间间隔的测量值。可能有不同的计数值Ni，此处i＝0，1，2，…，m，…n，…。
当上述的那个下一个脉冲I来到时，它使计数值Nn送入寄存器2内。
由寄存器2输出的计数值Nn送入滤波器F，该滤波器F也受脉冲I的控制。
滤波器F从最后接收到的计数值和先前接收到的计数值预定量中取得平均值N′，并舍入成整数。
这个平均值N′馈送到由递减计数器3和比较器4组成的信号发生器S上。在接收到平均值N′后，锁定在同步字时钟WT的重复频率或其整数倍上的递减计数器3从平均值N′起计数，直至计数到零。每个计数值馈送到比较器4，该比较器4将它与数值零进行比较。当计数达到零时，该比较器4产生一个同步信号SY;更精确地说，是产生出同步信号SY的边沿。该同步信号SY的脉冲周期等于平均值N′。该同步信号SY用作锁相环路（PLL）的输入信号，它反馈回递减计数器3，因而递减计数器3能从滤波器F中接收下一个平均值N′。
图2示出图1中滤波器F的第一个实施例。
计数值Nn分成两路，分别馈送到加法器21和移位寄存器22。在加法器21内，将Nn相加到从寄存器2中得到的直至Nn-1值的最后m个计数值的总和上，即
Σi = n - mn - 1N i + N n =Σi = n - mnN i]]>
移位寄存器22包含从N 到N 的最后m个计数值。
每当有一个脉冲I加到移位寄存器22上时，各计数值Ni移位一个单元，新的计数值Nn进入到计数值N 请移出的单元中，而“最先的”计数值N 加到减法器23上。
减法器23有两个输入端，它们分别连接到移位寄存器22的输出端和加法器21的输出端。减法器23运算出加法器21的输出Σi = n - mnN i]]>与移位寄存器22的输出Nn-m这两个数之差，即
Σi = n - mnN i - Nn - m=Σi = n - m + 1nN i。]]>
减法器23给出的差值传送到寄存器24，该寄存器24也由脉冲I予以锁定。
寄存器24的输出一路传送到另一个加法器25，另一路反馈到加法器21以形成新的总和，即
Σi = n - m + 1n + 1N i]]>
加法器25将上述差值同一个舍入成整数后的误差（舍入误差）R相加，得出的和数馈送到一个具有两个输出端的计算电路26上。该计算电路26从计数值Ni中得出平均值，并舍入成整数N′。将N′传送到图1中的信号发生器S上，并将舍入误差R馈送到由脉冲I锁定的寄存器27上。该寄存器27将上面的舍入误差R馈送到加法器25上，同时得到一个新的和数。
这个舍入误差R用来使时钟频率保持在一个平均值上不变。
图3中示出滤波器F的另一个实施例。
该实施例的输入端有一个加法器31，它将分别来自图1中寄存器2的最后计数值Nn及来自寄存器35的误差信号Fs进行相加。
得出的和数一路馈送到有两个输入端的比较器32的一个输入端上，另一路馈送到减法器34上。计数器33输出的计数值馈送到比较器32的另一个输入端上。如果加法器31的输出值小于计数器33的计数值，则比较器32将计数器33的计数值减1;如果相反，即加法器31的输出值大于计数器33的计数值，则比较器32将计数器33的计数值加1。如果这两个数值相等，则比较器32保持计数器33的计数值不变。在该电路进入运行之前，通过线路L将计数器33置于一个假定的平均计数值上。
计数器33由脉冲I锁定，它的输出一路连接到图1中的信号发生器S的输入端，另一路连接到减法器34上。
减法器34产生出计数器33的计数值与加法器31接收到的和数之间的差值。这个差值表征了误差信号Fs，它被加到由脉冲I锁定的寄存器35上。当加法器31的输入端出现下一个计数值Nn+1时，寄存器35将误差信号Fs同时馈送到该加法器31上。于是，在加法器31上又产生出计数值Nn+1与误差信号Fs的相加数。
这样，在计数器33上可得出一个平均计数值N′。因此，由计数器33传送到信号发生器S上的计数值N′的变动，要比在加法器31上加入的计数值Nn的变动小得多。