半导体装置及其制造方法 本发明涉及半导体装置及其制造方法，更详细地说，涉及在半导体衬底上形成的绝缘膜中形成开口并在开口内部充填导电体来形成电极的半导体集成电路装置及其制造方法。
随着半导体集成电路的高集成化，内部布线的线宽度及连接口的尺寸缩小。为了利用光刻技术以高精度形成抗蚀剂图形，在使层间绝缘膜表面的台阶差变得平坦化的同时，将导电体充填到具有小的开口直径的连接口的内部来形成金属栓等，在这些方面想了很多办法。
作为将导电体充填到层间绝缘膜中形成的连接口的内部的方法，迄今为止广泛地使用了在晶片整个面上形成了导电体之后，利用各向异性刻蚀来进行回刻(etchback)的方法。使用图15～19，说明该制造方法。
首先，参照图15，在半导体衬底1上形成元件分离用的氧化膜2、晶体管的栅电极3、源·漏区4和第1层间绝缘膜5。
在第1层间绝缘膜5中形成贯通源·漏区4地第1连接口6。第1层间绝缘膜5对晶体管的栅电极3之间进行电绝缘，同时也有使晶片表面的台阶差变得平坦化的作用。即，在形成第1连接口6及在第1层间绝缘膜5上形成第1布线层(下面叙述)时，为了利用光刻技术以高精度形成抗蚀剂图形，利用第1层间绝缘膜5使晶片表面平坦化以确保充分的焦点深度是极为重要的。
其次，参照图16，在整个面上形成充填第1连接口6的内部的导电体膜(图中未示出)。为了以没有空洞的方式将导电体充填到具有微细的开口直径的连接口6的内部，通常使用CVD法。作为导电体膜的材料，大多使用多晶硅或非晶硅、或W、TiN、TiSi等高熔点金属及其化合物等。
接着，在整个面上进行各向异性刻蚀，除去第1层间绝缘膜5的表面上的导电体膜。由此，只在第1连接口6的内部形成第1导电体栓8。此时，考虑到导电体膜的膜厚均匀性及回刻处理的晶片面内的均匀性，通常进行刻蚀处理，使之除去等于或大于导电体膜的膜厚的厚度，使第1层间绝缘膜5的表面上不遗留导电体膜。
在刻蚀处理不充分的情况下，如图16中所示，在晶片表面上遗留导电体膜的一部分(刻蚀残渣)77，在其上形成第1布线层(下面叙述)时发生因布线间的电短路而引起的不良情况。因此，通常进行刻蚀处理，使之除去等于或大于成膜的膜厚的厚度，如图17中所示那样进行刻蚀处理，使得晶片1a表面不遗留刻蚀残渣。
这样，在利用各向异性刻蚀处理对层间绝缘膜5的表面上形成的导电体膜进行回刻以便在连接口6的内部形成导电体栓8的现有方法中，为了进行过刻蚀处理以免在晶片1a表面上遗留刻蚀残渣，如图17的符号D所示，所形成的第1导电体栓8的表面成为由第1层间绝缘膜5的表面起通常塌陷几百埃至几千埃的形状。
其次，参照图18，在以薄的厚度形成了第2层间绝缘膜9以便覆盖第1层间绝缘膜5和第1导电体栓8的表面之后，形成第1布线层10。第2层间绝缘膜9在利用刻蚀处理形成第1布线层10时具有保护导电体栓表面使之不受刻蚀气体的影响的作用。
再者，为了谋求半导体集成电路装置的高集成化，近年来在缩小第1布线层10的间隔的同时，第1布线层10和第1连接口6的间隔也变小，在光刻时发生重叠偏移的情况下，有时第1布线层10的一部分重叠到第1导电体栓8的上部。在这种情况下，第2层间绝缘膜9具有防止不能短路的第1布线层10与第1导电体栓8的电短路的作用。
但是，在第1导电体栓8表面的塌陷(D)等于或大于几百埃的情况下，在形成了第2层间绝缘膜9后在导电体栓8上也产生大致同等程度的塌陷，在塌陷部分产生用刻蚀形成第1布线层10时的残渣11。
其次，参照图19，在刻蚀该第1布线层10时在第1连接口6的内部产生的残渣11，同样在用第2导电体栓14充填贯通第3层间绝缘膜12并到达第1导电体栓8的表面的第2连接口13内部时，使第1布线层10与第2导电体栓14发生电短路这样的不良情况。
图20和图21是用于说明这样的现有的半导体集成电路装置中的问题的图，图20是示出用光刻处理和各向异性刻蚀形成了第1布线层10后的状态的平面图，图21是示出图20的A-A剖面的剖面结构图。这些图对应于图18中示出的工序。
第1布线层10本来应象布线10a那样来形成，但由于在布线10b及布线10c中布线层的一部分在导电体栓8上形成的表面塌陷了的部分中形成，故沿塌陷部分的台阶差留下了刻蚀残渣11。因此，虽然刻蚀残渣11通过第2层间绝缘膜与第1导电体栓8绝缘，但残渣11与第1布线层10电导通。
因而，如图19中所示在形成第2导电体栓14时，第1导电体栓8和第2导电体栓14通过刻蚀残渣11与第1布线层10电短路，产生不良情况。
再者，由于在对导电体膜7进行回刻处理时，因通常使用的含有氟的刻蚀气体之故，如图16～图19中所示，在第1层间绝缘膜5的表面上形成了改性层(55)，故在层间绝缘膜5的电绝缘特性恶化及在层间绝缘膜5的表面上直接形成布线层的情况下，存在引起布线间的电短路不良的情况。
再者，在回刻处理后在第1层间绝缘膜5上利用CVD法形成第2层间绝缘膜9的情况下，成膜不是均匀地进行的，存在晶片面内的膜厚的均匀性恶化的情况。存在膜厚均匀性的恶化导致半导体装置的制造成品率的恶化，或在制品的电特性中产生大的离散度等的问题。
在利用这样的现有的各向异性刻蚀来形成导电体栓8的方法中，存在下述问题：回刻时的过刻蚀的减少导致刻蚀残渣的发生，另一方面，过刻蚀的增大使导电体栓8的塌陷增加，在以后的制造工序中导致布线与导电体栓的短路的不良情况。
图22是用于说明打算解决这样的问题的、现有的其它制造方法的图。参照图22，该现有的方法是利用CMP法(化学机械抛光)只研磨并除去层间绝缘膜5上的导电体膜，在连接口6内部形成导电体栓8的方法。但是，在使用导电体研磨用的研磨剂(slurry)进行导电体的研磨的情况下，必须预先用绝缘膜研磨用的研磨剂的CMP法使层间绝缘膜5的表面大致完全平坦化。这是因为，即使具有能充分地确保光刻时的焦点深度的平坦性，如果层间绝缘膜5的表面上遗留微小的凹凸，则在使用导电体研磨用的研磨剂(slurry)的情况下，在台阶的凹部中也产生导电体膜的残渣77。
这一点是起因于，通常在应用导电体研磨中使用的研磨剂的情况下，层间绝缘膜(氧化硅膜)5的研磨速度与导电体的研磨速度相比是非常小的，难以被研磨。由于层间绝缘膜5上的残渣在以后的制造工序中成为布线间短路不良的原因，故在使用导电体研磨用的研磨剂来研磨并除去导电体以形成导电体栓时，可以说预先用CMP法使层间绝缘膜平坦化是不可缺少的。
参照图23，说明预先用CMP法使第1层间绝缘膜5平坦化时的问题。在DRAM及SRAM等的半导体存储器中，在形成存储元件的存储器阵列部中以非常密集的方式形成栅电极布线3，与此相反，在控制这些存储元件的逻辑运算电路部(逻辑电路部)中，栅电极布线3是比较稀疏的。因此，在用CMP法使第1层间绝缘膜5平坦化时，在栅电极3稀疏的逻辑电路部中，与栅电极3密集的存储器阵列部相比，研磨易于进行，这样在研磨后的第1层间绝缘膜5的表面高度中产生差(H)。在以后的制造工序中，在利用光刻在其上形成第1布线层时，以该高度差(H)产生散焦(defocus)，制造工艺的裕量恶化。再者，在该方法中伴随通过CMP法对层间绝缘膜5进行研磨，制造工艺变得复杂，也存在必须预先使层间绝缘膜5的厚度增加被研磨去的部分等、从而导致制造成本上升的问题。
另一方面，在特开平9-186237号公报中公开了用相同的研磨剂同时研磨导电体膜和层间绝缘膜的方法。但根据导电体膜及层间绝缘膜的材料的不同，由于各自的研磨速度的微小的差别，在晶片表面上遗留导电体膜的残渣。此外，为了不遗留残渣，必须预先用某种方法使层间绝缘膜的表面充分地平坦化，从再现性及制造成本的观点来看，存在问题。再者，由于为了用CMP法来处理绝缘膜必须预先使层间绝缘膜形成得较厚，故必须用各向异性刻蚀对深的连接口进行开口、故必然存在尺寸的控制性变得困难及制造工艺的成本上升等问题。
本发明是为了解决以上那样的现有的半导体集成电路装置及其制造方法中的问题而进行的，目的在于提供一种布线层与导电体栓不短路的半导体装置及其制造方法。
此外，目的在于提供一种能将布线间隔设计得更小的、能促进微细化的半导体装置及其制造方法。
因此，在本发明中提供下述的半导体装置的制造方法：在层间绝缘膜中对连接口进行开口后，在晶片整个面上形成导电体膜并用各向异性刻蚀在连接口内部形成了导电体栓后，用CMP法将层间绝缘膜研磨去掉导电体栓的离层间绝缘膜表面的塌陷部分。
本发明的半导体装置的特征在于，包括：在半导体衬底上形成的、其表面被平坦化的第1绝缘膜；充填设置在该第1绝缘膜中的开口而形成、具有与该第1绝缘膜的表面相同的高度的表面的导电体栓；在上述第1绝缘膜和导电体栓的表面上形成的第2绝缘膜；在该第2绝缘膜的表面上形成的布线图形；在上述第2绝缘膜的表面上为覆盖上述布线图形而形成的第3绝缘膜；以及为充填贯通上述第3绝缘膜和第2绝缘膜的开口而被形成、与上述导电体栓进行导电性连接的连接导电体。
此外，本发明的半导体装置的特征在于：上述连接导电体具有在上述第3绝缘膜上扩大的直径，作为电荷存储用电极而被形成。
本发明的半导体装置的特征在于，包括：在半导体衬底上的第1区和第2区中连续、以相同的高度被形成并至少在上述第1区中其表面被平坦化的第1绝缘膜；至少在上述第1区中充填在上述第1绝缘膜中设置的开口而被形成、具有与上述第1绝缘膜的表面相同的高度的表面的多个导电体栓；在上述第1区和第2区中连续、在上述第1绝缘膜和导电体栓的表面上形成的第2绝缘膜；至少在上述第1区中在上述第2绝缘膜的表面上形成的布线图形；在上述第2绝缘膜的表面上为覆盖上述布线图形而形成的第3绝缘膜；以及至少在上述第1区中为充填贯通上述第3绝缘膜和第2绝缘膜的开口而被形成、与上述导电体栓进行导电性连接的连接导电体。
此外，本发明的半导体装置的特征在于：将上述第1区作为存储器阵列部，将上述第2区作为逻辑电路部，上述连接导电体具有在上述第3绝缘膜上扩大的直径，作为电荷存储用电极而被形成。
此外，本发明的半导体装置的特征在于：使用至少含有磷的氧化硅膜作为上述第1绝缘膜。
此外，本发明的半导体装置的特征在于：使用多晶硅或非晶硅作为上述导电体膜。
本发明的半导体装置的制造方法的特征在于，包括：在半导体衬底上形成第1绝缘膜并在该绝缘膜中形成开口的工序；在上述第1绝缘膜上为充填上述开口而形成导电体膜的工序；用化学刻蚀除去上述第1绝缘膜上的导电体膜并用充填上述开口的导电体膜形成导电体栓的工序；以及用化学机械研磨对除去了导电体膜的至少上述第1绝缘膜的表面进行研磨并形成与上述导电体栓的表面相同的平坦的表面的工序。
此外，本发明的半导体装置的制造方法的特征在于，包括：在形成了上述导电体栓的上述绝缘膜上形成第2绝缘膜的工序；在该第2绝缘膜上形成布线图形的工序；在上述第2绝缘膜上为覆盖上述布线图形而形成第3绝缘膜的工序；以及贯通上述第3绝缘膜和上述第2绝缘膜形成到达上述导电体栓的开口并在该开口中形成与上述导电体栓进行导电性连接的连接导电体的工序。
此外，本发明的半导体装置的制造方法的特征在于：用至少含有磷的氧化硅膜形成上述第1绝缘膜。
此外，本发明的半导体装置的制造方法的特征在于：用多晶硅或非晶硅形成上述导电体膜。
此外，本发明的半导体装置的制造方法的特征在于：用上述的任一项中所述的制造方法进行制造。
图1是本发明的实施例1的半导体集成电路装置的剖面结构图。
图2是本发明的实施例1的另一种半导体集成电路装置的剖面结构图。
图3是表示本发明的实施例2的半导体集成电路装置的制造流程的剖面结构图。
图4是表示本发明的实施例2的半导体集成电路装置的制造流程的剖面结构图。
图5是表示本发明的实施例2的半导体集成电路装置的制造流程的剖面结构图。
图6是表示本发明的实施例2的半导体集成电路装置的制造流程的剖面结构图。
图7是表示本发明的实施例2的半导体集成电路装置的制造流程的剖面结构图。
图8是表示本发明的实施例2的半导体集成电路装置的制造流程的剖面结构图。
图9是表示本发明的实施例2的另一种半导体集成电路装置的制造流程的剖面结构图。
图10是表示本发明的实施例2的另一种半导体集成电路装置的制造流程的剖面结构图。
图11是表示本发明的实施例3的半导体集成电路装置的制造流程的剖面结构图。
图12是表示本发明的实施例3的半导体集成电路装置的制造流程的剖面结构图。
图13是表示本发明的实施例3的半导体集成电路装置的制造流程的剖面结构图。
图14是表示本发明的实施例3的另一种半导体集成电路装置的制造流程的剖面结构图。
图15是按照工序示出现有的半导体集成电路装置的制造流程的剖面结构图。
图16是按照工序示出现有的半导体集成电路装置的制造流程的剖面结构图。
图17是按照工序示出现有的半导体集成电路装置的制造流程的剖面结构图。
图18是按照工序示出现有的半导体集成电路装置的制造流程的剖面结构图。
图19是按照工序示出现有的半导体集成电路装置的制造流程的剖面结构图。
图20是用于说明现有的半导体集成电路装置的问题的平面结构图。
图21是用于说明现有的半导体集成电路装置的问题的剖面结构图。
图22是用于说明现有的半导体集成电路装置的问题的剖面结构图。
图23是用于说明现有的半导体集成电路装置的问题的剖面结构图。
以下，参照附图说明本发明的实施例。再有，图中相同的符号分别表示相同或相当的部分。
实施例1
图1和图2分别是表示本实施例1的半导体集成电路装置的剖面结构的图。
首先，说明图1的结构。在图1中示出的半导体集成电路装置中，1表示半导体衬底，2表示元件分离用氧化膜，3表示晶体管的栅电极，4表示晶体管的源·漏区，5表示在半导体衬底1上形成的第1层间绝缘膜，6表示贯通第1层间绝缘膜5到达晶体管的源·漏区4的第1连接口，8表示在第1连接口6的内部形成的第1导电体栓。
此外，9表示第2层间绝缘膜，10表示在第2层间绝缘膜9上形成的布线图形(以下，也称为第1布线层)，12表示在第2层间绝缘膜9上为覆盖布线图形10而形成的第3层间绝缘膜，13表示贯通第3层间绝缘膜12到达第1导电体栓8的表面的第2连接口(开口)，14表示在第2连接口13中形成的第2导电体栓。
通常使用氧化硅膜作为第1层间绝缘膜5。此外，有时也使用在膜中含有B(硼)或P(磷)等杂质的氧化硅膜。或者，有使用在氮化硅膜上层叠含有这些杂质的氧化硅膜的层叠膜的情况。关于第2或第3层间绝缘膜9、12，有时也使用氧化硅膜，或者在膜中含有B(硼)或P(磷)等杂质的氧化硅膜。
作为导电体栓8或导电体栓14的材料，例如可使用多晶硅、非晶硅、或含有与源·漏区4的类型相同的杂质的多晶硅或非晶硅，或W、Ti、TiN、Pt等高熔点金属材料、或WSi、TiSi、PtSi等高熔点金属硅化物等。
其次，说明图2的半导体集成电路装置的结构。
在图2中示出的半导体集成电路装置中，12是第3层间绝缘膜，由氮化硅膜121和氧化硅膜122的层叠膜来形成。有时也可使用在膜中含有B(硼)或P(磷)等杂质的氧化硅膜作为氧化硅膜122。
13是贯通第3层间绝缘膜12到达第1导电体栓8的表面的第2连接口(开口)，即使在开口位置方面产生偏移，第1布线层10也被氮化硅膜121覆盖而不露出。14表示在第2连接口13中形成的第2导电体栓。
因为其它结构与图1相同，故省略重复的说明。
图1和图2中示出的本实施例的半导体集成电路装置的结构的特征在于：第1导电体栓8的表面与第1层间绝缘膜5的表面对齐。即，没有在现有技术中成为问题的导电体栓8的表面的塌陷。
这样，按照本实施例，由于以没有台阶差的方式平坦地形成了第1层间绝缘膜5和第1导电体栓8的表面，故在第1层间绝缘膜5的表面上、特别是在覆盖导电体栓8的部分的表面上，没有遗留用各向异性刻蚀形成第1布线层10时的刻蚀残渣。
因而，即使因光刻时的重叠偏移在第1连接口6的上部形成第1布线层10，也不产生第2导电体栓14与第1布线层10电短路的不良情况。
因而，能将布线间隔设计得更小，能不发生电气不良从而实现半导体集成电路装置的微细化。
再有，在本实施例中，以实际上相同的高度来形成第1层间绝缘膜5的表面和第1导电体栓8的表面或使这两个表面平坦化这一点，意味着在第1导电体栓8的表面的塌陷中不遗留刻蚀残渣那样的程度的平坦化。虽然理想的是完全在同一平面上，但假定有约几十埃的塌陷也不成为问题。
实施例2
其次，作为本发明的实施例2，说明得到图1或图2中示出的结构的半导体集成电路装置的制造方法。
首先，图3～图8是按照工序示出图1的半导体集成电路装置的制造万法的图。
参照图3，在半导体衬底1的表面上形成元件分离用氧化膜2、晶体管的栅电极3和源·漏区4、第1层间绝缘膜5。以下，将半导体衬底1或在其上进行了各种处理而形成的元件加以总称，称为晶片1a。
通常使用氧化硅膜作为第1层间绝缘膜5。为了以没有空洞的方式来充填邻接的2个栅电极3间，有时也使用在膜中含有B(硼)或P(磷)等杂质的氧化硅膜。或者，有使用含有这些杂质的氧化硅膜和氮化硅膜的层叠膜的情况。
特别是在利用由栅电极3产生的台阶差在邻接的栅电极3间以自对准的方式对连接口(下面叙述)进行开口的情况下，从用各向异性刻蚀对连接口进行开口时的尺寸及形状的控制性的观点来考虑，在氮化硅膜上使用至少含有P(磷)的氧化硅膜的情况较多。
接着，为了改善晶片1a表面的平坦性，通常进行约800℃～850℃的热处理。再者，通过进行光刻处理和各向异性刻蚀处理，在第1层间绝缘膜5中形成贯通晶体管的源·漏区4的的第1连接口6(开口)。其次，通过将晶片1a一度置于稀的氢氟酸溶液中，除去连接口6的底部的氧化硅膜。
其次，参照图4，利用CVD法等在第1层间绝缘膜5的表面和连接口6的内部形成用于形成导电体栓(下面叙述)的导电体膜7。
作为导电体膜7的材料，例如可使用多晶硅、非晶硅、或含有与源·漏区4的类型相同的杂质的多晶硅或非晶硅，或W、Ti、TiN、Pt等高熔点金属材料、或WSi、TiSi、PtSi等高熔点金属硅化物等。
为了在连接口6的内部不形成空洞，以等于或大于与连接口的半径同等程度的膜厚来形成导电体膜7。在以等于或大于所需要的膜厚的厚度来形成的情况下，由于必须考虑膜厚的离散度以增加其后的回刻处理时的过刻蚀时间，故导电体栓的凹槽变大。因而，为了在连接口内部不发生空洞，希望在等于或大于所需要的膜厚的情况下尽可能将导电体膜7形成得较薄。
其次，参照图5，对晶片1a，进行使用CF4、SF6、Cl2、SiCl4等含有氟或氯的刻蚀气体的各向异性刻蚀处理，除去第1层间绝缘膜5表面的导电体膜7，在连接口6的内部形成第1导电体栓8。
此时，考虑到导电体膜7的膜厚均匀性及回刻处理的晶片1a面内的均匀性，通常进行等于或大于第1导电体膜7的膜厚的刻蚀处理，使第1层间绝缘膜5的表面的台阶部中也不遗留导电体膜7。
由此，第1导电体栓8的表面成为比第1层间绝缘膜5的表面通常塌陷几百埃～几千埃的形状。同时，在第1层间绝缘膜5的表面上由于含有氟的刻蚀气体的作用而形成表面改性层55，其电绝缘特性恶化。
其次，参照图6，使用氧化硅膜研磨用的研磨剂并利用CMP法研磨第1层间绝缘膜5的表面，除去在表面上形成的改性层55，同时使第1导电体栓8的表面与第1层间绝缘膜5的表面的高度对齐。作为氧化硅膜研磨用的研磨材料，希望使用例如含有胶体二氧化硅的研磨材料或含有氧化铈的研磨材料。这样，通过将第1层间绝缘膜5的表面研磨去掉几百埃～几千埃来消除在与第1导电体栓8的表面间产生的塌陷。
在此，实际上以相同的高度形成第1层间绝缘膜5的表面和第1导电体栓8的表面或使这两个表面平坦化这一点，意味着在第1导电体检8的表面的塌陷中不遗留刻蚀残渣那样的程度的平坦化。虽然理想的是完全在同一平面上，但假定有约几十埃的塌陷也不成为问题。
在使用CMP法的研磨中，考虑到表面塌陷量在晶片1a面内的离散度，即使研磨去掉的量比实际的塌陷量多，但由于到头来其目标是研磨去掉几百埃～几千埃，故研磨处理中所需要的处理时间较短，因而制造成本的上升也较少。
此外，依据本申请的发明者的实验可知，在使用多晶硅或非晶硅膜作为导电体膜7的情况下，即使使用含有胶体状二氧化硅的氧化硅膜研磨用的研磨剂，也能以氧化硅膜的研磨速度的百分之几～百分之几十的研磨速度来研磨多晶硅或非晶硅膜。即，可确认，即使研磨处理时间变长，第1导电体栓8也不会成为从第1层间绝缘膜5的表面塌陷的形状或相反地成为突出的形状，在与第1层间绝缘膜5的表面之间不会产生台阶差。
再者，由于通过用CMP法对第1层间绝缘膜5进行研磨来消除导电体栓8的塌陷，并同时减少层间绝缘膜5的表面台阶差，故其后为了形成第1布线层(下面叙述)通过光刻形成抗蚀剂图形时的制造工艺的裕量就变宽。
其次，参照图7，在第1层间绝缘膜5的表面和第1导电体栓8的表面上形成厚度薄的第2层间绝缘膜9。接着，形成第1布线层形成用的导电体膜，通过进行光刻处理和各向异性刻蚀处理来形成第1布线层10。
由于以没有表面塌陷的方式平坦地形成第1导电体栓8，故在通过各向异性刻蚀形成第1布线层10时不会在导电体栓8的部分中产生刻蚀残渣。
再者，形成第3层间绝缘膜12使之覆盖第1布线层10和第2层间绝缘膜9。
与第1层间绝缘膜5相同，通常使用氧化硅膜作为第3层间绝缘膜12。为了以没有空洞的方式来充填邻接的2个第1布线层10间，有时也使用在膜中含有B(硼)或P(磷)等杂质的氧化硅膜。
其次，为了改善晶片1a表面的平坦性，通常进行约800℃～850℃的热处理。
其次，参照图8，通过进行光刻处理和各向异性刻蚀处理，形成贯通第3层间绝缘膜12和第2层间绝缘膜9到达第1导电体栓8的表面的第2连接口13(开口)。
接着，将晶片1a的表面置于稀的氢氟酸溶液或稀的过氧化氢溶液中，除去在第2连接口13的底部露出的第1导电体栓8表面的自然氧化膜。
其次，参照图1，形成用于形成第2导电体栓14的导电膜，除去第3层间绝缘膜12上的导电体膜，形成充填第2连接口13的第2导电体栓14(连接导体)。由此，第2导电体检14与第1导电体栓8进行导电性连接，得到图1中示出的剖面结构的半导体集成电路装置。
其次，图9～图10是示出图2的半导体集成电路装置的制造方法的工序的一部分的图。
图2的半导体集成电路装置的制造方法与前面已说明的图1的半导体集成电路装置的制造方法的不同点在于，图9中示出的第3层间绝缘膜12的形成。
在这种情况下，如图9中所示，作为第3层间绝缘膜12，在氮化硅膜121上层叠氧化硅膜122而形成。有时也使用在膜中含有B(硼)或P(磷)等杂质的氧化硅膜作为氧化硅膜122。
其次，参照图10，为了改善晶片1a表面的平坦性，通常进行约800℃～850℃的热处理。
再者，通过进行光刻处理和各向异性刻蚀处理，形成贯通第3层间绝缘膜12到达第1导电体栓8的表面的第2连接口13(开口)。
此时，即使在开口位置处产生偏移，但由于第1布线层10被氮化硅膜(121)覆盖，故不露出。
这样，在利用由第1布线层10产生的台阶差以自对准的方式对连接口进行开口的情况下，从用各向异性刻蚀对连接口进行开口时的尺寸及形状的控制性的观点来考虑，在氮化硅膜121上使用至少含有P(磷)的氧化硅膜122作为第3层间绝缘膜12是有效的。
接着，将晶片1a的表面置于稀的氢氟酸溶液或稀的过氧化氢溶液中，除去在第2连接口13的底部露出的第1导电体栓8表面的自然氧化膜。
其次，参照图2，形成用于形成第2导电体栓14的导电膜，除去第3层间绝缘膜12上的导电体膜，形成充填第2连接口的第2导电体栓14(连接导体)。由此，第2导电体栓14与第1导电体栓8进行导电性连接，得到图2中示出的剖面结构的半导体集成电路装置。
如以上所说明的那样，按照本实施例，由于以没有台阶差的方式平坦地形成了第1层间绝缘膜5的表面和第1导电体栓8的表面，故在第1层间绝缘膜5的表面上不遗留用各向异性刻蚀形成第1布线层10时的刻蚀残渣。
因而，即使因光刻时的重叠偏移在第1连接口6的上部形成第1布线层10，也不产生第2导电体栓14与第1布线层10电短路的不良情况。由此，能将布线间隔设计得更小，能不发生电气不良从而实现半导体集成电路装置的微细化。
再者，按照本实施例，由于在对导电体膜7进行回刻处理时用CMP法除去在层间绝缘膜5的表面上形成的表面改性层77，故不发生层间绝缘膜的绝缘特性恶化的问题。此外，也不发生布线间的电短路不良。再者，在上层用CVD法进行成膜时不产生膜厚的离散度或再现性的恶化这样的不稳定性，可进行稳定的成膜。因而，可提高半导体装置的制造成品率，或者可实现制品的电特性的稳定、制造成本的降低。
实施例3
图11～图13是按照制造流程示出本发明的实施例3的半导体集成电路装置的制造方法的剖面结构图。本实施例示出将前面已说明的实施例1和2应用于半导体存储器的制造的例子。
参照图11，在半导体衬底1的图示左半部的第1区中形成存储器阵列部，在右半部的第2区中形成逻辑电路部。首先，在该半导体衬底1上形成元件分离用氧化硅膜2、晶体管的栅电极3和源·漏区4。其次，形成第1层间绝缘膜5以覆盖栅电极3。
其次，至少在存储单元部中形成贯通层间绝缘膜5到达源·漏区4的第1连接口6(开口)。在连接口6的内部形成第1导电体栓8。通过各向异性刻蚀的回刻处理来形成导电体栓8，使得在第1层间绝缘膜5的表面上不遗留刻蚀残渣，其表面成为从绝缘膜5的表面塌陷的形状。
其次，参照图12，用CMP法将第1层间绝缘膜5的表面研磨去掉几百埃～几千埃来进行平坦化，使得第1层间绝缘膜5的表面与第1导电体栓8的表面实际上成为同一平面。此时，由于由CMP法进行的研磨膜厚较小，故栅电极3及第1导电体栓8密集的存储器阵列部与逻辑电路部中的研磨膜厚的差也小，因而不会产生现有例(图23)那样的台阶差(H)。
其次，参照图13，在第1层间绝缘膜5的表面和第1导电体栓8的表面上形成厚度薄的第2层间绝缘膜9(为了图面的简化起见省略图示，参照图7的符号9)。接着，形成第1布线层形成用的导电体膜，通过进行光刻处理和各向异性刻蚀处理来形成第1布线层10(布线图形)。再者，在整个面上形成第3层间绝缘膜12使之覆盖第1布线层10。
贯通该第3层间绝缘膜12和第2层间绝缘膜9形成第2连接口13，在该第3层间绝缘膜12上形成第2导电体栓14，使其充填第2连接口13的内部。第2导电体检14与第1导电体栓8进行导电性连接，具有在第3绝缘膜12上扩大的直径。
这样形成的半导体集成电路装置构成半导体存储器，在存储单元部中由栅极3及源·漏区等形成的晶体管成为存储单元用的晶体管，栅电极3成为字线，第1布线层(布线图形)10成为位线，第2导电体栓14具有作为半导体存储器的电荷存储用的电极即所谓的存储节点的作用。
如以上所述形成的第1层间绝缘膜5的表面在用各向异性刻蚀处理形成第1导电体栓8时，虽然在表面上形成改性层(未图示)，但利用CMP处理研磨除去表面的几百埃～几千埃的部分。
因而，如果按照本实施例的半导体集成电路装置的制造方法，在第1层间绝缘膜5上用CVD法形成第2层间绝缘膜9(未图示，参照实施例2的图7)时，不发生膜厚的离散度等的成膜特性的不稳定的问题。
此外，由于以没有台阶差的方式平坦地形成了第1层间绝缘膜5和第1导电体栓8的表面，故在第1层间绝缘膜5的表面上、特别是在覆盖导电体栓8的部分的表面上，没有遗留用各向异性刻蚀形成第1布线层10时的刻蚀残渣。
因而，即使因光刻时的重叠偏移在第1连接口6的上部形成第1布线层10，也不产生第2导电体栓14与第1布线层10电短路的不良情况。
因而，能将布线间隔设计得更小，能不发生电气不良从而实现半导体集成电路装置的微细化。
此外，通过用CMP处理来研磨第1层间绝缘膜5的表面，在解决第1导电体栓8的塌陷时，在存储器阵列部和逻辑电路部之间几乎不产生台阶差，具有能用光刻处理以高精度来形成第1布线层10的优点。
图14是示出本实施例中的半导体存储器的另一结构例的剖面图。在图14中，第2连接口13在第3绝缘膜12中具有在第1布线层10上变宽的扩大的直径。沿该第2连接口13的内表面以圆柱状形成了第2导电体栓14。在该内表面上形成电介质膜15，再形成上部电极16，使其从该内表面延伸到第3绝缘膜12上。
第2导电体栓14作为下部电极而成为存储节点，上部电极16成为单元板，以夹住电介质膜15的方式形成了存储单元部的电容。因为其它的结构与图13相同，故省略重复的说明。
通过以这种方式形成半导体存储器的电容，与图13的情况比较，在确保大电容量的同时可抑制高度的增加。
在这种情况下，也具有与对于图11～图13的例子已说明的同样的效果。
再有，在以上各实施例中，将第1绝缘膜5作为在半导体衬底1上形成来进行说明。但是，这不是只意味着狭义的半导体衬底。而是用于在其上形成第1绝缘膜5的基底部件的意思，对此不作特别限定。
如以上所说明的那样，按照本发明，由于以没有台阶差的方式平坦地形成了层间绝缘膜的表面和导电体检的表面，故在层间绝缘膜的表面上不遗留用各向异性刻蚀形成布线层时的刻蚀残渣。
因而，即使因光刻时的重叠偏移在连接口的上部形成布线层，也不产生导电体栓与布线层电短路的不良情况。
由此，能将布线间隔设计得更小，能不发生电气不良从而实现半导体集成电路装置的微细化。
再者，按照本发明，由于在对导电体膜进行回刻处理时用CMP法除去在层间绝缘膜表面上形成的表面改性层，故不发生层间绝缘膜的绝缘特性恶化的问题。
此外，也不发生布线间的电短路不良。
再者，在上层用CVD法进行成膜时不产生膜厚的离散度或再现性的恶化这样的不稳定性，可进行稳定的成膜。
因而，可提高半导体装置的制造成品率，或者可实现制品的电特性的稳定、制造成本的降低。